KR20010060046A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR20010060046A
KR20010060046A KR1019990068044A KR19990068044A KR20010060046A KR 20010060046 A KR20010060046 A KR 20010060046A KR 1019990068044 A KR1019990068044 A KR 1019990068044A KR 19990068044 A KR19990068044 A KR 19990068044A KR 20010060046 A KR20010060046 A KR 20010060046A
Authority
KR
South Korea
Prior art keywords
bit line
bar
memory device
semiconductor memory
active region
Prior art date
Application number
KR1019990068044A
Other languages
English (en)
Inventor
최용진
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990068044A priority Critical patent/KR20010060046A/ko
Publication of KR20010060046A publication Critical patent/KR20010060046A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자에 관한 것으로,
반도체기판에 바아 형태의 활성영역을 정의하는 소자분리막이 구비되되, 상기 활성영역은 X 축 방향과 일정각도 기울어져 구비되고, 상기 반도체기판 상에 서로 직교하는 워드라인과 비트라인이 구비되어 임의의 워드라인 구동시 제1비트라인(B),제2비트라인 바아(/B),제1비트라인 바아(/B),제2비트라인(B)의 순서로 비트라인이 구비됨으로써 제1비트라인/제1비트라인바아, 제2비트라인/제2비트라인바아 형태로 각각 센스 앰프가 구비되어 커플링 노이즈를 감소시킴으로써 리프레쉬 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체 메모리 소자{A semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 활성영역을 정의하는 소자분리막 형성공정시 활성영역과 소자분리막이 일정각도를 유지할 수 있도록 바아형태 ( bar type ) 의 활성영역을 형성하고 후속공정을 실시함으로써 반도체소자의특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
반도체 메모리 소자인 디램의 특성 중 하나는 휘발성이라는 것이다.
즉, 일정한 시간이 지마면 셀에 기록된 데이터를 다시 보충해 주는 리프레쉬 ( refresh ) 동작을 한다.
현재, 256 메가 디램의 경우는 64 msec 에 한번 리프레쉬 동작을 수행하므로 최소 64 msec 동안 셀의 데이터가 유지되어야 한다.
그러나, 반도체소자가 고집적화됨에 따라 데이터의 누설전류가 증가하고, 여러 가지 낮은 레벨의 소자 ( low level device )에서 무시되었던 현상들이 리프레쉬 특성에 상당한 영향을 미치고 있다.
반도체소자가 고집적화됨에 따라 셀의 누설전류 이외에 가장 리프레쉬 특성에 영향을 주는 것이 비트라인 간의 캐패시턴스가 증가하여 상호 커플링 ( coupling ) 에 의해 센싱 마진 ( sencing margin ) 이 줄어드는 것이다.
도 1 은 일반적인 반도체 메모리 소자인 디램 셀 구조에 의한 비트라인을 도시한 회로도이다.
여기서, 워드라인(W/L)을 구동시켰을때 비트라인(B)과 비트라인 바아(/B) 간의 전위는 이론상 각각 V+Δv 와 V 가 되어야 하지만 실제 전위는 각각 V+Δv 와 V+Δv' 가 된다.
상기와 같은 경우 비트라인 바아(/B) 라인의 전위가 높아져 센싱마진이 줄어들게 된다.
현재, 0.22 ㎛ 디자인룰의 이하의 소자에서 리프레쉬 특성이 가장 큰 영향을주는 것이 이러한 커플링 노이즈 ( coupling noise ) 이다.
이러한 문제는 각 제조사의 소자에서 모두 이러한 문제가 나타나고 있으며, 위와 같은 영향에 의해 페일되는 정도가 전체 리프레쉬 페일의 약 90 퍼센트 정도를 차지하고 있다.
최근에 상기와 같은 리프레쉬 페일을 조금이라도 개선하고자 트위스티드 비트라인을 사용하고 있으나 완전치 못해 이를 해결하지 못하고 있다.
상기한 바와같이 종래기술에 따른 반도체 메모리 소자는, 비트라인 바아(/B)의 전위가 이론치보다 높게 되어 커플링 노이즈를 유발하고 이는 리프레쉬 페일을 유발하여 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 활성영역을 일정각도 기울어지도록 정의하는 소자분리막을 형성하여 비트라인(B), 비트라인 바아(/B), 비트라인 바아(/B), 비트라인(B)구조의 비트라인을 형성할 수 있도록 하여 비트라인의 전위가 상승하는 것을 억제함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체 메모리 소자를 도시한 개략적인 회로도.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도.
도 3 은 본 발명에 따른 반도체 메모리 소자의 개략도.
〈 도면의 주요주분에 대한 부호의 설명 〉
11 : 반도체기판 13 : 소자분리막
15 : 활성영역 17 : 워드라인
19 : 비트라인 21 : 센스앰프
ⓐ : 캐패시터 콘택영역
ⓑ : B, /B, /B, B 형태로 배열된 비트라인
상기 목적 달성을 위해 본 발명에 따른 반도체 메모리 소자는,
반도체기판에 바아 형태의 활성영역을 정의하는 소자분리막이 구비되되, 상기 활성영역은 X 축 방향과 일정각도 기울어져 구비되고,
상기 반도체기판 상에 서로 직교하는 워드라인과 비트라인이 구비되어 임의의 워드라인 구동시 제1비트라인(B),제2비트라인 바아(/B),제1비트라인 바아(/B),제2비트라인(B)의 순서로 비트라인이 구비됨으로써 제1비트라인/제1비트라인바아, 제2비트라인/제2비트라인바아 형태로 각각 센스 앰프가 구비되어 커플링 노이즈를 감소시키는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체 메모리 소자를 도시한 평면도로서, 비트라인을 형성한 것을 도시한다.
먼저, 반도체기판(11)에 활성영역(15)을 정의하는 소자분리막(13)을 형성한다.
이때, 상기 소자분리막(13)은 반도체소자의 고집적화에 적합한 트렌치형으로 형성한다.
그리고, 상기 활성영역(15)은 X 방향과 22 ∼ 24 도 정도의 각도를 가지고 형성된다.
그리고, 이웃하는 네 개의 활성영역만을 볼 때, 기준위치의 활성영역과 대각선 방향의 활성영역(15)과의 거리가 바아형태의 활성영역 방향으로 이웃하는 활성영역과의 거리와 같고, 이웃하는 평행한 방향의 활성영역과의 거리가 다르게 구비된다. (도 2b)
그 다음, 반도체기판(11) 상부에 워드라인(17)을 형성한다.
그리고, 상기 워드라인(17)에 직교하는 비트라인(19)을 형성한다.
여기서, ⓐ 는 캐패시터 콘택영역을 도시한다. (도 2c)
도 3 은, 상기 도 2c 에 따라 형성된 반도체 메모리 소자의 회로도로서, 임의의 워드라인 구동시 B, B, /B, /B, B, B 등과 같은 순서가 되어 커플링 노이즈를 줄일 수 있는 것이다.
그리고, 센스 앰프(21)에 연결되는 B, /B 는 "ㄷ" 자로 서로 엇갈려 끼워진 형태를 가지며 배열되되, ⓑ 부분과 같이 B, /B, /B, B 형태로 배열된다.
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리 소자는, 활성영역을 X 축 방향과 일정각도 경사지게 정의하는 소자분리막을 형성하고 후속공정으로 비트라인을 형성하여 임의의 워드라인 구동시 B, /B, /B, B 의 순서를 갖고 그로 인하여 비트라인 커플링 노이즈를 감소시켜 리프레쉬 페일을 감소시킴으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (4)

  1. 반도체기판에 바아 형태의 활성영역을 정의하는 소자분리막이 구비되되, 상기 활성영역은 X 축 방향과 일정각도 기울어져 구비되고,
    상기 반도체기판 상에 서로 직교하는 워드라인과 비트라인이 구비되어 임의의 워드라인 구동시 제1비트라인(B),제2비트라인 바아(/B),제1비트라인 바아(/B),제2비트라인(B)의 순서로 비트라인이 구비됨으로써 제1비트라인/제1비트라인바아, 제2비트라인/제2비트라인바아 형태로 각각 센스 앰프가 구비되어 커플링 노이즈를 감소시키는 것을 특징으로하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 활성영역은 X 축 방향과 20 ∼ 25 도의 기울기로 정의되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 활성영역은 이웃하는 네 개의 활성영역만을 볼 때, 기준위치의 활성영역과 대각선 방향의 활성영역과의 거리가 바아형태의 활성영역 방향으로 이웃하는 활성영역과의 거리와 같고, 이웃하는 평행한 방향의 활성영역과의 거리가 다르게 구비되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 소자분리막은 트렌치형으로 구비되는 것을 특징으로 하는 반도체 메모리 소자.
KR1019990068044A 1999-12-31 1999-12-31 반도체 메모리 소자 KR20010060046A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990068044A KR20010060046A (ko) 1999-12-31 1999-12-31 반도체 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990068044A KR20010060046A (ko) 1999-12-31 1999-12-31 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
KR20010060046A true KR20010060046A (ko) 2001-07-06

Family

ID=19635132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990068044A KR20010060046A (ko) 1999-12-31 1999-12-31 반도체 메모리 소자

Country Status (1)

Country Link
KR (1) KR20010060046A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7847332B2 (en) 2006-03-13 2010-12-07 Samsung Electronics Co., Ltd. Nonvolatile memory devices with oblique charge storage regions and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465872A (ja) * 1990-07-06 1992-03-02 Nec Corp 半導体記憶装置
JPH08293587A (ja) * 1996-04-26 1996-11-05 Fujitsu Ltd 半導体記憶装置
JPH0982910A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 半導体記憶装置
JPH11145416A (ja) * 1997-11-05 1999-05-28 Nec Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465872A (ja) * 1990-07-06 1992-03-02 Nec Corp 半導体記憶装置
JPH0982910A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 半導体記憶装置
JPH08293587A (ja) * 1996-04-26 1996-11-05 Fujitsu Ltd 半導体記憶装置
JPH11145416A (ja) * 1997-11-05 1999-05-28 Nec Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7847332B2 (en) 2006-03-13 2010-12-07 Samsung Electronics Co., Ltd. Nonvolatile memory devices with oblique charge storage regions and methods of forming the same
US8035149B2 (en) 2006-03-13 2011-10-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices with oblique charge storage regions and methods of forming the same

Similar Documents

Publication Publication Date Title
US9673195B2 (en) Semiconductor device having sufficient process margin and method of forming same
US6314017B1 (en) Semiconductor memory device
US5313426A (en) Semiconductor memory device
US7821804B2 (en) Semiconductor integrated circuit
KR100213249B1 (ko) 반도체 메모리셀의 레이아웃
US6845035B2 (en) Semiconductor memory device
US6784468B2 (en) Ferroelectric memory
KR100893711B1 (ko) 반도체 기억 장치
US6288927B1 (en) Semiconductor memory device with column gate and equalizer circuitry
US6438042B1 (en) Arrangement of bitline boosting capacitor in semiconductor memory device
US6002636A (en) Semiconductor memory drive capable of canceling power supply noise
KR100474609B1 (ko) 반도체 기억 장치
JP2723700B2 (ja) 半導体記憶装置
KR20010060046A (ko) 반도체 메모리 소자
KR20040055142A (ko) Ｄｒａｍ 셀 어레이 구조
US7974137B2 (en) Semiconductor memory device
US6430076B1 (en) Multi-level signal lines with vertical twists
US5216634A (en) Semiconductor memory device
US6597040B2 (en) Semiconductor device having MOS transistor for coupling two signal lines
US20010040817A1 (en) SRAM having a reduced chip area
KR100476397B1 (ko) 폴디드 비트라인 구조를 갖는 에프램 셀
JP2743459B2 (ja) 半導体記憶装置
KR960014465B1 (ko) 스태틱 램 셀 제조 방법
KR20030002171A (ko) 반도체 메모리 셀의 레이 아웃 구조
KR20030089975A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application