KR20040055142A - Ｄｒａｍ 셀 어레이 구조 - Google Patents

Abstract

본 발명은 DRAM 셀 어레이 구조에 관한 것으로, 좀 더 상세하게는, 각 로우(row) 어드레스에 의해 구동되는 워드 라인들과, 각 칼럼(column) 어드레스에 의해 구동되며 워드 라인에 대해 교차 배치되는 비트 라인들과, 비트 라인 사이에서 비트 라인과 평행인 방향으로 배치되어 DRAM 셀에 정적 전압을 공급하는 전원 라인들을 포함하여 구성되는 DRAM 셀 어레이 구조에 관한 것이다. 따라서, 본 발명의 DRAM 셀 어레이 구조에 의하면, 서로 인접하는 비트 라인 사이에 정적 전압이 공급되는 전원 라인을 추가 삽입하여, 동일한 수직층에 비트 라인 및 전원 라인을 서로 평행하게 교차 형성함으로써, 비트 라인사이의 커플링 노이즈를 제거하여, 센스 증폭기의 센싱 마진을 증가시킬 수 있는 동시에, 금속 배선의 제조 공정을 줄일 수 있어서, 공정의 단순화를 이룰 수 있게 된다.

Description

ＤＲＡＭ 셀 어레이 구조{Structure of DRAM cell array}

본 발명은 DRAM(Dynamic Random Access Memory) 셀 어레이 구조에 관한 것으로서, 특히, 평판(planar)형 DRAM에서 전원 라인을 비트 라인 사이에 삽입함으로써, 비트 라인 커플링 노이즈(coupling noise)를 차단할 수 있도록 하는 DRAM 셀 어레이 구조에 관한 것이다.

일반적으로 반도체 메모리장치는 데이터를 저장해두고 필요할 때에 꺼내어 읽어볼 수 있는 장치를 일컫는 것으로, 주로, DRAM을 중심으로 하는 반도체 메모리로부터 마그네틱 디스크, 광 디스크 등 다양한 종류가 있다. 이중에서도 반도체 메모리는 소형이면서도, 높은 신뢰도를 가지며, 저렴한 가격으로 제조가 가능하다는 장점이외에도 상대적으로 고속 동작이 가능한 장점을 가지고 있어서, 컴퓨터 내부에 위치하는 메인 메모리나 마이크로 프로세서내의 매몰 메모리, 캐쉬 메모리 형태로 널리 사용되고 있다.

도 1은 일반적인 DRAM 셀의 기본 회로 구성도로서, 이를 참조하면 DRAM의 단위 셀(10) 구조는 로우(row) 어드레스에 의해 구동되는 워드 라인(word line)(4)과 칼럼(column) 어드레스에 의해 구동되는 비트 라인(bit line)(6), 상기 비트 라인(6)에 드레인이 연결되고 워드 라인(4)에 게이트가 연결됨으로써 이루어지는 셀 트랜지스터(12) 및 상기 셀 트랜지스터(12)의 소오스에 스토리지노드 전극(storage node electrode)이 연결된 캐패시터(14)로 구성된다. 미설명된 도면부호 16은 캐패시터(14)의 플레이트노드 전극(plate node electrode)에 전원 전압이 공급되는 전원 라인(16)이다.

이러한 DRAM 셀의 읽기/쓰기는 다음과 같이 동작된다. 우선, 워드 라인(4)이 활성화되면, 해당 워드 라인(4)에 연결된 셀 트랜지스터가 턴온(turn on)되고 비트 라인(6)의 전압이 셀 트랜지스터의 드레인을 통해 인가되면서 캐패시터(14)의 스토리지노드 전극에 전하가 저장된다. 이때, 비트 라인(6)에 인가되는 전압은 0V 또는 Vdd(구동 전압)이 공급된다. 그리고, 전원 라인(16)을 통해 캐패시터(14)의 플레이트노드 전극에는 공급되는 전원 전압은 대개 구동전압(Vdd)의 절반 정도이다.

또한, 데이터의 검출(sensing), 즉, DRAM 셀의 읽기 과정은 우선, 비트 라인(6)에 약 0.5Vdd의 전압을 인가한 후, 워드 라인(4)에 고전압(Vpp)을 인가하여 스토리지노드 전극의 저장되어 있던 전하를 비트 라인(6)과 스토리지노드 전극이 공유하도록 하고, 이러한 전하의 공유에 의하여 비트 라인(6)의 전압 변화를 증폭함으로써 작동된다.

그런데, 이러한 데이터의 저장 및 검출 과정에서 워드 라인에 고전압이 인가되면, 비트 라인과 워드 라인 사이에 커플링 캐패시터를 통해 비트 라인에도 커플링 전압(coupling voltage)이 유기된다. 또한 비트 라인의 전압 또는 기판 전압이 과도 변동하게 되면, 비트 라인과 캐패시터의 플레이트노드 전극, 비트 라인 사이, 비트 라인과 기판의 커플링 캐패시터를 통해 비트 라인에 전압이 유기되는 문제점이 있었다.

도 2a 및 도 2b는 종래 기술에 의한 DRAM 셀 어레이의 구조도 및 비트 라인구조도이다.

상기 도 2a 및 도 2b에서 도면 부호 2, 12는 활성 영역, 4는 워드 라인(W/L), 6은 비트 라인(B/L), 8은 콘택 전극을 나타낸다. 그리고 도면 부호 10은 DRAM의 단위 셀을 나타낸다.

도 2a 및 도 2b에 도시된 바와 같이, 종래 DRAM 셀 어레이에서 각 비트 라인(B/L)(6)은 평행하게 어레이로 배치되는데, 제 1 금속 배선 제조 공정시 이들 비트 라인들(예를 들어 B/L0, B/L1, B/L2, B/L3, B/L4, B/L5)이 제조된다. 이렇게 금속 물질로 비트 라인을 제조하게 되면 비트 라인 사이에 커플링 캐패시턴스가 적어져 센스 증폭기의 센싱 마진(sensing margin)이 증가하지만, 주변 비트 라인을 통해 데이터 천이시에 비트 라인 사이의 커플링 노이즈가 발생하는 문제점이 있었다. 이 때문에 비트 라인 사이의 커플링 노이즈를 최소화시킬 수 있는 DRAM 셀 어레이 구조가 계속적으로 요청되어 왔다.

도 3a 및 도 3b는 종래 기술에 있어서, 비트 라인 커플링 노이즈 제거를 위한 DRAM 셀 어레이의 구조도 및 비트 라인 구조도이다. 도면 부호 8, 9는 각 비트 라인(6a, 6b)의 콘택 전극을 나타낸 것이다.

도 3a 및 도 3b에 도시된 바와 같이, 종래에는 DRAM 셀 어레이에서 비트 라인 커플링 노이즈를 제거하기 위하여, 서로 이웃하는 비트 라인(6a, 6b)을 동일한 수평 구조 위치에 배치시키지 않고 서로 다른 층에 교대로 배치하였다. 예를 들어, 제 1비트 라인(B/L0)과 제 3비트 라인(B/L2)과 제 5비트 라인(B/L4) 등의 홀수번째 비트 라인(B/L)(6a)들은 제 1금속 배선 제조 공정시 제조하는 반면에 제 2비트 라인(B/L1)과 제 4비트 라인(B/L3)과 제 6비트 라인(B/L5) 등의 짝수번째 비트 라인(B/L)(6b)들은 제 3금속 배선 제조 공정시 제조하여 서로 다른 수직층에 교대로 배치함으로써 서로 인접하는 비트 라인 사이에 발생하는 커플링 노이즈를 제거한다.

하지만, 이러한 종래 기술의 DRAM 셀 어레이 구조는 다층의 금속 배선 제조 공정이 요구되므로 레이아웃 설계시 다층 구조의 비트 라인들을 설계해야만 하는 어려움이 있었으며, 이에 따라, 다층 구조의 비트라인을 설계할 필요가 없는 간단한 공정을 통하여 제조될 수 있는 DRAM 셀 어레이 구조가 절실히 요구되어 왔다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 서로 인접하는 비트 라인 사이에 정적 전압이 공급되는 전원 라인을 추가 삽입하여 동일한 수직층에 비트 라인 및 전원 라인을 형성함으로써, 비트 라인사이의 커플링 노이즈를 제거하여 센스 증폭기의 센싱 마진을 증가시킬 수 있는 동시에, 다층 구조의 비트라인을 설계할 필요가 없게 되므로, 금속 배선의 제조 공정을 줄일 수 있어, 공정의 단순화를 달성하는 DRAM 셀 어레이 구조를 제공하는데 있다.

도 1은 일반적인 DRAM 셀의 기본 회로 구성도이고,

도 2a 및 도 2b는 종래 기술에 의한 DRAM 셀 어레이의 구조도 및 비트 라인 구조도이며,

도 3a 및 도 3b는 종래 기술에 의한 비트 라인 커플링 노이즈 제거를 위한 DRAM 셀 어레이의 구조도 및 비트 라인 구조도이고,

도 4는 본 발명에 따른 DRAM 셀 어레이의 전원 라인 및 비트 라인 구조도이며,

도 5a 및 도 5b는 본 발명에 따른 비트 라인 커플링 노이즈 제거를 위한 DRMA 셀 어레이의 구조도 및 배선 라인 구조도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : DRAM 셀 102 : 활성 영역

104 : 워드 라인(W/L) 106 : 비트 라인(B/L)

107 : 전원 라인(P/L) 109 : 콘택 전극

110 : 상층 전원 라인 112 : GND

상기 목적을 달성하기 위하여 본 발명은 DRAM 셀 어레이에 있어서, 각 로우(row) 어드레스에 의해 구동되는 복수의 워드 라인과; 각 칼럼(column) 어드레스에 의해 구동되며 워드 라인에 대해 교차 배치되는 복수의 비트 라인과; 비트 라인 사이에서 비트 라인과 평행인 방향으로 배치되어 DRAM 셀에 정적 전압을 공급하는 복수의 전원 라인을 포함하는 것을 특징으로 하는 DRAM 셀 어레이 구조를 제공한다.

즉, 상기 본 발명에 의하면, 복수로 형성된 비트라인의 사이에 이와 평행하도록 전원 라인을 형성함으로써, 비트라인 사이의 커플링 노이즈를 제거할 수 있는 동시에, 상기 전원 라인을 비트라인과 같은 금속으로, 같은 수직층에 형성함으로써, 다층 구조의 비트라인을 형성할 필요가 없게 되어, 결국, 반도체의 제조 공정 또한, 감소시킬 수 있게 되는 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

도 4는 본 발명에 따른 DRAM 셀 어레이의 전원 라인 및 비트 라인 구조도이다. 도 4를 참조하면, 본 발명에 따른 DRAM 셀 어레이는 어레이로 배치된 비트 라인들(B/L0, B/L1, B/L2)(106) 사이에 비트 라인과 평행인 방향으로 배치되어 DRAM 셀에 정적 전압을 공급하는 전원 라인들(GND)(112)을 포함한다.

여기서, 각 전원 라인(112)은 접지 전원(GND) 전압이 공급되며 콘택 전극들(P/L)(107)을 통해 전원 전압(Vcc)이 공급되는 상층 전원 라인(110)에 공통 연결된다.

그리고, 도면에는 미도시되어 있지만, 상층 전원 라인(110)은 DRAM 셀 어레이 블록의 최외각 부위에 배치되어 공정상 또는 동작상의 노이즈를 최소화한다.

도 5a 및 도 5b는 본 발명에 따른 비트 라인 커플링 노이즈 제거를 위한 DRMA 셀 어레이의 구조도 및 배선 라인 구조도이다.

도 5a 및 도 5b를 참조하면, 본 발명에 의해 비트 라인 커플링 노이즈를 제거하기 위한 DRAM 셀 어레이 구조는 각 로우 어드레스에 의해 구동되는 워드 라인들(W/L)(104)과, 각 칼럼 어드레스에 의해 구동되며 워드 라인(W/L)(104)에 대해 교차 배치되는 비트 라인들(B/L)(106)과, 비트 라인(B/L)(106) 사이에서 비트 라인과 평행인 방향으로 배치되어 DRAM 셀에 정적 전압(GND)을 공급하는 전원 라인들(112)을 포함한다. 미설명된 도면 부호 100은 DRAM의 단위셀, 102는 활성 영역, 109는 비트 라인의 콘택 전극을 나타낸 것이다.

본 발명의 DRAM 셀 어레이는 서로 이웃하는 비트 라인(B/L)(106) 사이에 정적 전압(GND)이 공급되는 전원 라인(112)을 추가 삽입함으로써 주변 비트 라인을 통해 데이터 천이시에 서로 인접한 비트 라인 사이에서 발생하는 커플링 노이즈가 전원 라인(112)에 의해 최소화된다. 예를 들어, 제 1비트 라인(B/L0)과 제 2비트 라인(B/L1) 사이에 전원 라인(112)이 추가되며 제 2비트 라인(B/L1)과 제 3비트 라인(B/L2) 사이에 다른 전원 라인(112)이 추가된다.

또한 본 발명의 DRAM 셀 어레이는 추가 삽입된 전원 라인(112)들과 비트 라인(B/L)(106)들을 모두 제 1금속 배선 제조 공정시 함께 제조할 수 있어 이들 라인을 동일한 수직층에 교대로 배치함으로써 서로 인접하는 비트 라인 사이에 발생하는 커플링 노이즈를 제거한다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

이상 설명한 바와 같이, 본 발명은 서로 인접하는 비트 라인 사이에 정적 전압이 공급되는 전원 라인을 추가 삽입함으로써 비트 라인사이의 커플링 노이즈를 제거하면서 센스 증폭기의 센싱 마진을 증가시키는 효과가 있다.

그리고 본 발명은 도 2a 및 도 2b의 종래 DRAM의 기본 셀 어레이보다 DRAM 셀의 리프레시(refresh) 시간을 8ms∼16ms까지 2배 가까이 증가할 수 있으며 Vcc 마진이 2.2V∼2.6V에서 2.2V∼3.0V로 증가되는 효과가 있다.

또한 본 발명의 DRAM 셀 어레이는 비트 라인 사이의 커플링 노이즈가 가장 취약한 테스트 패턴을 인가할 때에도 1M DRAM에서 수율을 90%이상 확보할 수 있다.

또한 본 발명의 DRAM 셀 어레이는 동일한 수직층에 비트 라인 및 전원 라인을 동일한 금속 배선 공정으로 제조할 수 있어 종래 서로 인접한 비트 라인을 교대로 서로 다른 층에 배치했을 때 보다 공정의 단순화를 이루며 이후 추가되는 금속 배선의 레이아웃을 설계하는데 자유롭다.

Claims (3)

1. DRAM 셀 어레이에 있어서,

   각 로우(row) 어드레스에 의해 구동되는 복수의 워드 라인;

   각 칼럼(column) 어드레스에 의해 구동되며 상기 워드 라인에 대해 교차 배치되는 복수의 비트 라인; 및

   상기 비트 라인 사이에서 상기 비트 라인과 평행인 방향으로 배치되어 상기 DRAM 셀에 정적 전압을 공급하는 복수의 전원 라인을 포함하는 것을 특징으로 하는 DRAM 셀 어레이 구조.
2. 제 1 항에 있어서, 상기 전원 라인은 접지 전원(GND) 전압이 공급되며 콘택 전극들을 통해 전원 전압(Vcc)이 공급되는 상층 전원 라인에 공통 연결되는 것을 특징으로 하는 DRAM 셀 어레이 구조.
3. 제 2항에 있어서, 상기 상층 전원 라인은 셀 어레이 블록의 최외각 부위에 배치하는 것을 특징으로 하는 DRAM 셀 어레이 구조.