JP2010182392A - 半導体記憶装置 - Google Patents

Abstract

【課題】チップ面積を増やすことなく電源補償容量を確保する。
【解決手段】センスアンプ回路に電源を供給する電源ラインに、動作時の電源補強補償用として、メモリセル部の製造プロセス上必要なダミー配線であるダミーワード線を、電源供給配線として用いる半導体記憶装置。
【選択図】図３

Description

本発明は半導体記憶装置に関する。

従来の半導体記憶装置は、センスアンプ回路に電源を供給する電源ラインに電源補償容量を付加しておく構成を有する。この構成では、センスアンプ回路の動作時に必要な電荷を電源補償容量に予め確保しておくことができる。これにより、高速なセンスアンプ回路の動作が可能になる。

特開２００８−１４６７７１号公報（特許文献１）は、図５に、ダミーワード線ＷＬＤＤには電圧ＶＰＤＤを印加する（段落［００５８］）ことを記載している。

特開２００８−１４６７７１号公報

しかしながら、上述した従来の半導体記憶装置では、チップ面積を増やすことなく電源補償容量を確保することはできないという問題があることを本願発明者らは明らかにした。すなわち、上述した従来の半導体記憶装置は、センスアンプ回路に電源を供給する電源ラインに電源補償容量を付加しておく構成であるため、電源補償容量付加のためのチップ面積の増加を余儀なくされる。メモリセルアレイの外部での電源補償容量付加によって電源補償容量を確保する方法は、半導体集積回路における近年の急激な微細化に伴い困難となった。

本発明による半導体記憶装置は、センスアンプ回路に電源を供給する電源ラインに接続されたダミーワード線を備えることを特徴とする。

また、本発明による電源補償容量確保方法は、センスアンプ回路と、該センスアンプ回路に電源を供給する電源ラインと、ダミーワード線を含むメモリセルアレイとを備える半導体記憶装置に適用され、前記センスアンプ回路の電源補償容量を確保するための電源補償容量確保方法において、前記センスアンプ回路に前記電源を供給する前記電源ラインに前記ダミーワード線を接続し、前記ダミーワード線の配線容量を前記センスアンプ回路の電源補償容量として使用することを特徴とする。

本発明によれば、ダミーワード線の配線容量をセンスアンプ回路の電源補償容量として使用することができるので、チップ面積を増やすことなく電源補償容量を確保することができる。すなわち、メモリセルアレイ内のダミーワード線の配線容量をセンスアンプ回路の電源補償容量として使用することができるので、メモリセルアレイの外部での電源補償容量付加は不要となる。従って、電源補償容量付加のためのチップ面積の増加もなくなる。

本発明の基となった容量補償型センスアンプ回路を説明するための図である。 本発明の基となったメモリセルアレイを説明するための図である。 本発明の第１の実施例による半導体記憶装置を説明するための図である。 図３に示した半導体記憶装置の全体を説明するためのブロック図である。 本発明の第２の実施例による半導体記憶装置を説明するための図である。 図５に示した半導体記憶装置の一部を説明するための図である。

次に本発明について図面を参照して説明する。

本発明の理解を助けるために、本発明の基となった技術を説明する。

図１を参照すると、本発明の基となった容量補償型センスアンプ回路が示されている。この容量補償型センスアンプ回路は、センスアンプ回路１０と、センスアンプ回路１０に電源を供給する電源ラインＶＯＤＬとを有する。

電源ラインＶＯＤＬには電源電圧発生回路としてのＶＯＤ発生回路２０が接続されている。ＶＯＤ発生回路２０は、オーバードライブ電圧ＶＯＤを発生する。ＶＯＤ発生回路２０は、センスアンプ回路１０に電源ラインＶＯＤＬを介してオーバードライブ電圧ＶＯＤを電源として与える。

センスアンプ回路１０は、ビット線ＢＬに接続された増幅回路であるセンスアンプＳＡを含む。センスアンプＳＡはビット線ＢＬのデータ（メモリセルのデータ）を増幅するための増幅回路である。図示のセンスアンプＳＡは、ビット線ＢＬとビット線／ＢＬとからなるビット線対に接続された差動アンプであり、ビット線対（ＢＬ及び／ＢＬ）の差分を増幅する。

センスアンプ回路１０は、制御トランジスタＳＡＰ及びＳＡＮを更に有する。制御トランジスタＳＡＰは、センスアンプＳＡと高電源側の電源ラインＶＯＤＬとの間に接続され、制御トランジスタＳＡＮは、センスアンプＳＡと低電源側のライン（アース）との間に接続されている。制御トランジスタＳＡＰ及びＳＡＮは、センスアンプＳＡが活性化されるときのみに、電源をセンスアンプＳＡに供給するトランジスタである。

この容量補償型センスアンプ回路は、センスアンプ回路１０に電源を供給する電源ラインＶＯＤＬに電源補償容量１１を付加しておく構成を有する。この構成では、センスアンプ回路１０の動作時に必要な電荷を電源補償容量１１に予め確保しておくことができる。これにより、高速なセンスアンプ回路１０の動作が可能になる。

しかし、この電源補償容量確保方法では、電源補償容量１１付加のための半導体チップ面積の増加を余儀なくされる。

図２を参照すると、本発明の基となった６Ｆ２構造のメモリセルアレイ３０が示されている。このメモリセルアレイ３０は、６Ｆ２タイプのメモリセル（後に詳述する）を含む。このメモリセルアレイ３０においては、図示のとおり、ワード線ＷＬとは別に形状ダミーワード線（単にダミーワード線とも呼ぶ）ＤＷＬが存在する。ワード線ＷＬ及びダミーワード線ＤＷＬのうち、３本に１本の割合でダミーワード線ＤＷＬが存在する。

プロセスは繰り返しのパターンに強く、繰り返しのパターンを崩さない為に、形状ダミーワード線ＤＷＬを設け、プロセス上のバラつきを抑えている。

一般に、ダミーワード線ＤＷＬは、図示のとおり、ＶＫＫにて表された電圧に常時保持されている。この電圧ＶＫＫは、ワード線ＷＬのスタンバイレベルに相当する。

例えば、電圧ＶＫＫは−０．４０［Ｖ］である。なお、ＶＤＤは、例えば、１．８［Ｖ］であるので、ＶＫＫは、約（ＶＤＤ×（−０．２））である。

図３を参照すると、本発明の第１の実施例による半導体記憶装置が示されている。この半導体記憶装置は、例えばＤＲＡＭ（Dynamic Random Access Memory）である。この半導体記憶装置は、図１及び図２と同様の参照符号で示された同様の部分を含む。

この半導体記憶装置は、センスアンプ回路１０に電源を供給する電源ラインＶＯＤＬに接続されたダミーワード線ＤＷＬを備えている。すなわち、センスアンプ回路１０に電源を供給する電源ラインＶＯＤＬには、メモリセルアレイ３０のダミーワード線ＤＷＬも接続されている。電源ラインＶＯＤＬには電源補償容量１１（図１）は接続されていない。

この半導体記憶装置において、電源ラインＶＯＤＬには電源電圧発生回路としてのＶＯＤ発生回路２０が接続されている。ＶＯＤ発生回路２０は、ＶＤＤとＶＳとを電源電圧とし、オーバードライブ電圧ＶＯＤを発生する。ＶＯＤ発生回路２０は、例えばカレントミラー回路を使用したタイプのものである。ＶＯＤ発生回路２０は、センスアンプ回路１０に電源ラインＶＯＤＬを介してオーバードライブ電圧ＶＯＤを電源として与えると共に、形状ダミーワード線ＤＷＬに電源ラインＶＯＤＬを介してオーバードライブ電圧ＶＯＤを与える。

このオーバードライブ電圧ＶＯＤは、例えば、１．４０［Ｖ］である。なお、ＶＤＤは、例えば、１．８［Ｖ］であるので、ＶＯＤは、約（ＶＤＤ×０．８）である。

図４を参照すると、図３に示した半導体記憶装置の全体が示されている。ここで、図４を参照して、メモリセルアレイ３０のメモリセルの基本構造について簡単に説明しておく。メモリセルアレイ３０の各メモリセルは一つのトランジスタＴｒと一つの容量Ｃとから構成され、各メモリセルは容量Ｃに蓄えられた電荷をデータとする。各メモリセルのトランジスタＴｒのゲートＧはワード線ＷＬに接続されている。各メモリセルのトランジスタＴｒのソースＳは容量Ｃに接続されている。各メモリセルのトランジスタＴｒのドレインＤはビット線ＢＬに接続されている。

図３に戻って、６Ｆ２構造のメモリセルアレイ３０における６Ｆ２タイプのメモリセルについて説明する。ここで、Ｆは設計ルール(Design rule)を示している。６Ｆ２タイプのメモリセルは、セル面積６Ｆ^２を有するものである。６Ｆ２タイプのメモリセルは、セルユニット（Ｆ×Ｆ＝Ｆ^２）の６倍の面積を有する。

メモリセルは、上述のとおり、一つのトランジスタＴｒと一つの容量Ｃとから構成される。各メモリセルのトランジスタＴｒのゲートＧは、図３においては×印にて示され、ワード線ＷＬに接続されている。ワード線ＷＬはサブワードドライバＳＷＤに接続されている。

各メモリセルのトランジスタＴｒのドレインＤは、図３においては○印にて示され、ビット線ＢＬに接続されている。ここで注意すべきは、互いにビット線方向において隣接する２つのメモリセルのトランジスタＴｒのドレインＤは互いに接続されていること、及びその接続点が○印にて示されていることである。換言すれば、互いにビット線方向において隣接する２つのメモリセルのトランジスタＴｒのドレインＤは、共通に、図中○印にて示され、ビット線ＢＬに接続されている。

この６Ｆ２タイプのメモリセルを有するメモリセルアレイ３０には、上述したように、繰り返しパターンを崩さないための形状ダミーワード線ＤＷＬが存在する。ワード線ＷＬ及びダミーワード線ＤＷＬのうち、３本に１本の割合でダミーワード線ＤＷＬが存在する。

形状ダミーワード線ＤＷＬには、電源ラインＶＯＤＬを介してオーバードライブ電圧ＶＯＤをＶＫＫ（図２）の代りに印加される（形状ダミーワード線ＤＷＬは、図２では、スタンバイレベルとしてＶＫＫに常時固定されていた）。形状ダミーＷＬは、ＤＲＡＭ動作には影響を及ぼさないため、スタンバイレベルにはどの電圧を印加しても問題はない。そのため、形状ダミーワード線ＤＷＬを含むメモリセルアレイ構造のＤＲＡＭにおいて、形状ダミーワード線ＤＷＬにオーバードライブ電圧ＶＯＤを印加することにより、形状ダミーワード線ＤＷＬの配線容量をセンスアンプ回路１０の電源補償容量として使用することが可能となる。

上述した構成により、メモリセルアレイ３０のダミーワード線ＤＷＬの配線容量をセンスアンプ回路１０の電源補償容量として使用する。すなわち、６Ｆ２タイプのメモリセルを有するメモリセルアレイ３０の形状ダミーワード線ＤＷＬの配線容量をセンスアンプ回路１０の電源補償容量として使用する。繰り返しパターンを崩さないための形状ダミーワード線ＤＷＬの配線容量をセンスアンプ回路１０の電源補償容量として使用する。

このようにして、チップ面積を増やすことなく電源補償容量を確保できる。

また、メモリセルアレイ３０全域に均等に電源補償容量を確保できる。

次に、図４を参照して、本実施例による半導体記憶装置の全体構成を説明する。図４に図示の半導体記憶装置は、図１、図２、及び図３と同様の参照符号で示された同様の部分を含む。

すなわち、本半導体記憶装置は、メモリセルアレイ３０と、センスアンプ回路１０と、Ｘデコーダ４０と、Ｙデコーダ５０と、ＶＯＤ発生回路２０とを有する。センスアンプ１０、Ｘデコーダ４０、Ｙデコーダ５０、及びＶＯＤ発生回路２０は、メモリセルアレイ３０の周辺に配置されている。更に、本半導体記憶装置は、制御信号用のアドレスバッファ６０及びコマンドバッファ＆デコーダ７０と、データ回路８０とを有する。

上述のとおり、メモリセルアレイ３０の各メモリセルは一つのトランジスタＴｒと一つの容量Ｃとから構成され、各メモリセルは容量Ｃに蓄えられた電荷をデータとする。

メモリセルアレイ３０のメモリセルからのデータの読み出し動作は以下のように行われる。Ｘデコーダ４０によりメモリセルのワード線ＷＬが活性化され、メモリセルのデータはビット線ＢＬを介してセンスアンプ１０に与えられる。メモリセルのデータはセンスアンプ回路１０により増幅される。Ｙデコーダ５０で選択されたセンスアンプ回路１０のセンスアンプＳＡ（図３）のデータがデータ回路８０から読み出される。

メモリセルアレイ３０のメモリセルへのデータの書き込み動作は以下のように行われる。Ｘデコーダ４０によりメモリセルのワード線ＷＬが活性化されると共に、外部からのデータがデータ回路８０にラッチされる。データはＹデコーダ５０で選択されたセンスアンプ回路１０のセンスアンプＳＡ及びビット線ＢＬを経由してメモリセルに書き込まれる。

ここで、図４を参照して、第１の実施例による半導体記憶装置の特徴をまとめておく。第１の実施例による半導体記憶装置は、図３を用いて説明した６Ｆ２構造のメモリセルアレイ３０を備えている。メモリセルアレイ３０は、センスアンプ回路１０に電源を供給する電源ラインＶＯＤＬに接続されたダミーワード線ＤＷＬを含む。

メモリセルアレイ３０は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬに接続されたメモリセル（Ｔｒ及びＣからなる）とを、更に含む。

６Ｆ２構造のメモリセルアレイ３０においては、ワード線ＷＬ及びダミーワード線ＤＷＬのうち、３本に１本の割合でダミーワード線ＤＷＬを含む。

センスアンプ回路１０は、ビット線ＢＬに接続された増幅回路（図３のセンスアンプＳＡ）を含む。

この構造において、電源ラインＶＯＤＬに接続されたダミーワード線ＤＷＬの配線容量をセンスアンプ回路１０の電源補償容量として使用する。

第１の実施例による半導体記憶装置は、電源電圧発生回路としてのＶＯＤ発生回路２０を更に備える。電源電圧発生回路としてのＶＯＤ発生回路２０は、電源ラインＶＯＤＬに接続され、センスアンプ回路１０に電源ラインＶＯＤＬを介して前記電源を供給する。

ＶＯＤ発生回路２０は、センスアンプ回路１０に電源ラインＶＯＤＬを介してオーバードライブ電圧ＶＯＤを前記電源として与える回路である。

ここで、図４を参照して、本発明の電源補償容量確保方法を説明する。本発明の電源補償容量確保方法は、センスアンプ回路１０と、センスアンプ回路１０に電源を供給する電源ラインＶＯＤＬと、ダミーワード線ＤＷＬを含むメモリセルアレイ３０とを備える半導体記憶装置に適用され、センスアンプ回路１０の電源補償容量を確保するための電源補償容量確保方法である。本発明の電源補償容量確保方法は、センスアンプ回路１０に前記電源を供給する電源ラインＶＯＤＬにダミーワード線ＤＷＬを接続し、ダミーワード線ＤＷＬの配線容量をセンスアンプ回路１０の電源補償容量として使用することを特徴とする。この際、センスアンプ回路１０に電源ラインＶＯＤＬを介してオーバードライブ電圧ＶＯＤを前記電源として与える。

図５を参照すると、本発明の第２の実施例による半導体記憶装置が示されている。図６には、図５に示した半導体記憶装置の一部３００が示されている。この半導体記憶装置は、例えば、ＤＲＡＭであって、図１、図２、図３、及び図４と同様の参照符号で示された同様の部分を含む。

図５において、この半導体記憶装置では、図４の６Ｆ２構造のメモリセルアレイ３０が２つに分割されて、第１及び第２のバンク３０−１及び３０−２となっている。更に、図５の半導体記憶装置では、図４のＹデコーダ５０が第１及び第２のＹデコーダ（ＹＤＥＣ）５０−１及び５０−２に分割されている。第１及び第２のＹデコーダ（ＹＤＥＣ）５０−１及び５０−２は、第１及び第２のバンク３０−１及び３０−２にそれぞれ接続され、第１及び第２のバンク３０−１及び３０−２によってそれぞれ使用される。Ｘデコーダ（ＸＤＥＣ）４０は、第１及び第２のバンク３０−１及び３０−２に接続され、第１及び第２のバンク３０−１及び３０−２によって共通に使用される。この半導体記憶装置はＶＯＤ発生回路２０を有する。

第１及び第２のバンク３０−１及び３０−２は、更に多数のメモリマット（互いに同一の内部構造を有する）に分割されている。第１のバンク３０−１中における３つのメモリマットを含む部分３００が図６に示されている。

図６において、前述の部分３００は、メモリマットＭＡＴ０、ＭＡＴ１、及びＭＡＴ２と、メモリマット間に配置されたセンスアンプ回路１０を含んでいる。例えば、図中、メモリマットＭＡＴ０の左に位置するセンスアンプ回路(EVEN)１０は、メモリマットＭＡＴ０の詳細図における偶数番ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６に接続されている。メモリマットＭＡＴ０の図中右に位置するセンスアンプ回路(ODD)１０は、メモリマットＭＡＴ０の詳細図における奇数番ビット線／ＢＬ１、／ＢＬ３、／ＢＬ５、／ＢＬ７に接続されている。メモリマットＭＡＴ０の図中右に位置するセンスアンプ回路(ODD)は、また、メモリマットＭＡＴ１の奇数番ビット線にも接続されている。他のセンスアンプ回路(EVEN)１０及び他のセンスアンプ回路(ODD)１０も同様にメモリマットのビット線に接続される。

図６に示したメモリマットＭＡＴ０の詳細図から明らかなように、メモリマットＭＡＴ０において両端部（ダミーセル部分）を除いたメモリセル部分３０１には、メモリセルＭＣＥＬＬ（のゲート）が接続されたワード線ＷＬを２本、間に挟んで、ダミーワード線ＤＷＬが存在する。すなわち、６Ｆ２構造のメモリセルアレイ３０においては、各メモリマットの両端部を除いたメモリセル部分３０１には、ワード線ＷＬ及びダミーワード線ＤＷＬのうち、３本に１本の割合でダミーワード線ＤＷＬが存在する。

図５において、ＶＯＤ発生回路２０は、第１及び第２のバンク３０‐１及び３０−２内の各センスアンプ回路１０（図６）に電源ライン（図４に示したＶＯＤＬと同様の電源ライン）を介してオーバードライブ電圧ＶＯＤを電源として与える。同時に、ＶＯＤ発生回路２０は、第１及び第２のバンク３０‐１及び３０−２内の各メモリマットＭＡＴのメモリセル部分３０１のダミーワード線ＤＷＬに前記電源ライン（図４に示したＶＯＤＬと同様の電源ライン）を介してオーバードライブ電圧ＶＯＤを与える。

本発明は、メモリセルアレイが６Ｆ２構造のメモリセルアレイ以外のメモリセルアレイであっても、そのメモリセルアレイが形状ダミーワード線を有するものであれば、適用できる。

１０ センスアンプ回路
１１ 電源補償容量
２０ ＶＯＤ発生回路
３０ メモリセルアレイ
４０ Ｘデコーダ
５０ Ｙデコーダ
５０−１及び５０−２ 第１及び第２のＹデコーダ
６０ アドレスバッファ
７０ コマンドバッファ＆デコーダ
８０ データ回路
３０−１及び３０−２ 第１及び第２のバンク
３０１ メモリセル部分
ＶＯＤＬ 電源ライン
ＶＯＤ オーバードライブ電圧
ＤＷＬ ダミーワード線
ＷＬ ワード線
ＢＬ ビット線
／ＢＬ ビット線
ＳＡ センスアンプ
ＳＡＰ及びＳＡＮ 制御トランジスタ
ＳＷＤ サブワードドライバ
ＭＡＴ０、ＭＡＴ１、及びＭＡＴ２ メモリマット

Claims (12)

1. センスアンプ回路に電源を供給する電源ラインに接続されたダミーワード線を備えることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、前記ダミーワード線の配線容量を前記センスアンプ回路の電源補償容量として使用することを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、前記電源ラインに接続され、前記センスアンプ回路に該電源ラインを介して前記電源を供給する電源電圧発生回路を更に備えることを特徴とする半導体記憶装置。
4. 請求項３に記載の半導体記憶装置において、前記電源電圧発生回路は、前記センスアンプ回路に前記電源ラインを介してオーバードライブ電圧を前記電源として与えるＶＯＤ発生回路であることを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置において、メモリセルアレイを備え、該メモリセルアレイは前記ダミーワード線を含むことを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、前記メモリセルアレイは、ワード線と、ビット線と、前記ワード線及び前記ビット線に接続されたメモリセルとを、更に含むことを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、前記センスアンプ回路は、前記ビット線に接続された増幅回路を含むことを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、前記ダミーワード線の配線容量を前記センスアンプ回路の電源補償容量として使用することを特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置において、前記電源ラインに接続され、前記センスアンプ回路に該電源ラインを介して前記電源を供給する電源電圧発生回路を更に備えることを特徴とする半導体記憶装置。
10. 請求項９に記載の半導体記憶装置において、前記電源電圧発生回路は、前記センスアンプ回路に前記電源ラインを介してオーバードライブ電圧を前記電源として与えるＶＯＤ発生回路であることを特徴とする半導体記憶装置。
11. センスアンプ回路と、該センスアンプ回路に電源を供給する電源ラインと、ダミーワード線を含むメモリセルアレイとを備える半導体記憶装置に適用され、前記センスアンプ回路の電源補償容量を確保するための電源補償容量確保方法において、
    前記センスアンプ回路に前記電源を供給する前記電源ラインに前記ダミーワード線を接続し、前記ダミーワード線の配線容量を前記センスアンプ回路の電源補償容量として使用することを特徴とする電源補償容量確保方法。
12. 請求項１１に記載の電源補償容量確保方法において、前記センスアンプ回路に前記電源ラインを介してオーバードライブ電圧を前記電源として与えることを特徴とする電源補償容量確保方法。

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