JP6029434B2 - 半導体記憶装置 - Google Patents
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Description
以下、図面を参照して実施の形態1について説明する。図1は、実施の形態1にかかる半導体記憶装置の構成を示す図である。図1に示すように、本実施の形態にかかる半導体記憶装置1は、基板10上に複数のメモリマット11〜14(各々、ドットで示す)が配置されている。メモリマット11〜14の周囲には電源幹線15_1〜15_4が設けられている。電源幹線15_1〜15_4は互いに電気的に接続されている。電源幹線15_1〜15_4は各々のメモリマット11〜14に電源を供給するための配線である。電源幹線15_1〜15_4には、ビア17_1〜17_4を介して他の配線層に設けられている電源線(不図示)から電源が供給される。
次に、実施の形態2について説明する。図7は、実施の形態2にかかる半導体記憶装置の構成を示す図であり、実施の形態1で説明した図3に対応した図面である。本実施の形態にかかる半導体記憶装置では、境界領域18に設けられているメモリセルの一部を予備のメモリセルとして用いている点が、実施の形態1で説明した半導体記憶装置と異なる。これ以外は、実施の形態1で説明した半導体記憶装置と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
10 基板
11、12、13、14 メモリマット
11_1〜14〜1、11_2〜14〜2 メモリ領域
21_1〜24〜1、21_2〜24〜2 電源線
15_1〜15_4 電源幹線
16 電源線
17_1〜17_4 ビア
31 メモリセルアレイ(単位メモリセルアレイ)
33、34 センスアンプ群
51_1〜51_10 メモリセルアレイ
53_1〜53_6 センスアンプ群
55_1〜55_4 配線(ワード線駆動信号用)
56 配線(電源線用)
61 予備のメモリセル
62 ワード線
63 配線(ワード線駆動信号用)
64 配線(電源線用)
65 不使用のメモリセル
66 ワード線
Claims (13)
- 第1のセンスアンプと、当該第1のセンスアンプの両側に配置されている第1のメモリセルと、当該第1のメモリセルと接続され、前記第1のセンスアンプの両側において当該第1のセンスアンプとそれぞれ接続されている第1のビット線対と、をそれぞれ複数備える第1のメモリ領域と、
第2のセンスアンプと、当該第2のセンスアンプの両側に配置されている第2のメモリセルと、当該第2のメモリセルと接続され、前記第2のセンスアンプの両側において当該第2のセンスアンプとそれぞれ接続されている第2のビット線対と、をそれぞれ複数備える第2のメモリ領域と、を備え、
前記第1のメモリ領域と前記第2のメモリ領域との境界領域には、前記第1のセンスアンプの前記第2のメモリ領域側に配置されている第1のメモリセルおよび第1のビット線と、前記第2のセンスアンプの前記第1のメモリ領域側に配置されている第2のメモリセルおよび第2のビット線と、が配置されており、
前記第1のメモリ領域の前記境界領域と反対側に配置されている第1のメモリセルと接続されている第1のワード線と、前記第1のワード線が接続されている第1のワード線駆動回路と、を備え、
前記第2のメモリ領域の前記境界領域と反対側に配置されている第2のメモリセルと接続されている第2のワード線と、前記第2のワード線が接続されている第2のワード線駆動回路と、を備え、
前記第1のメモリ領域の前記境界領域と反対側に配置されている第1のメモリセルと重畳する位置に、前記第1のワード線駆動回路に第1のワード線駆動信号を供給するための第1の配線が形成されており、
前記第2のメモリ領域の前記境界領域と反対側に配置されている第2のメモリセルと重畳する位置に、前記第2のワード線駆動回路に第2のワード線駆動信号を供給するための第2の配線が形成されており、
前記境界領域に配置されている前記第1および第2のメモリセルは情報が書き込まれないメモリセルを含み、前記境界領域を平面視した際に当該境界領域に配置されている前記第1および第2のメモリセルと重畳する位置に第3の配線が形成されており、
前記第1、第2および第3の配線は同一レベルの配線層で形成されている、
半導体記憶装置。 - 前記境界領域に配置されている前記第1および第2のメモリセルと接続されている第3のワード線は常時非活性状態である、請求項1に記載の半導体記憶装置。
- 前記第3のワード線は低電位側の電源線と電気的に接続されている、請求項2に記載の半導体記憶装置。
- 前記第3のワード線は第3のワード線駆動回路と接続されており、前記第3のワード線駆動回路は前記第3のワード線を低電位側の電源線と電気的に接続している、請求項2に記載の半導体記憶装置。
- 前記境界領域に配置されている前記第1および第2のビット線は、前記第1および第2のセンスアンプが前記第1および第2のメモリセルから情報を読み出す際に、参照信号を生成するために用いられる、請求項1に記載の半導体記憶装置。
- 前記第1および第2のセンスアンプは千鳥状に配置されている、請求項1に記載の半導体記憶装置。
- 前記第3の配線は前記第3のワード線と平行に延びている、請求項2に記載の半導体記憶装置。
- 前記第3の配線は電源線であり、前記第3の配線は電源幹線と接続されている、請求項7に記載の半導体記憶装置。
- 第1のセンスアンプと、当該第1のセンスアンプの両側に配置されている第1のメモリセルと、当該第1のメモリセルと接続され、前記第1のセンスアンプの両側において当該第1のセンスアンプとそれぞれ接続されている第1のビット線対と、をそれぞれ複数備える第1のメモリ領域と、
第2のセンスアンプと、当該第2のセンスアンプの両側に配置されている第2のメモリセルと、当該第2のメモリセルと接続され、前記第2のセンスアンプの両側において当該第2のセンスアンプとそれぞれ接続されている第2のビット線対と、をそれぞれ複数備える第2のメモリ領域と、を備え、
前記第1のメモリ領域と前記第2のメモリ領域との境界領域には、前記第1のセンスアンプの前記第2のメモリ領域側に配置されている第1のメモリセルおよび第1のビット線と、前記第2のセンスアンプの前記第1のメモリ領域側に配置されている第2のメモリセルおよび第2のビット線と、が配置されており、
前記境界領域に配置されている前記第1および第2のメモリセルは情報が書き込まれないメモリセルを含み、前記境界領域を平面視した際に当該境界領域に配置されている前記第1および第2のメモリセルと重畳する位置に第1の配線が形成されており、
前記第1および第2のメモリ領域に配置されている前記第1および第2のメモリセルと接続された第2のワード線は第2のワード線駆動回路と接続されており、
前記第2のワード線駆動回路には、前記第2のワード線と平行に延び、前記第1の配線と同一レベルの層に配置されている第2の配線からワード線駆動信号が供給される、
半導体記憶装置。 - 前記境界領域に配置されている前記第1および第2のメモリセルは更に予備のメモリセルを含み、
前記境界領域を平面視した際に、前記情報が書き込まれないメモリセルと重畳する位置に前記第3の配線が配置され、前記予備のメモリセルと重畳する位置に第4の配線が配置されている、
請求項1に記載の半導体記憶装置。 - 前記第3の配線は電源線であり、前記第3の配線は電源幹線と接続されている、請求項10に記載の半導体記憶装置。
- 前記予備のメモリセルと接続された第4のワード線は第4のワード線駆動回路と接続されており、
前記第4のワード線駆動回路には、前記第4の配線からワード線駆動信号が供給される、
請求項10に記載の半導体記憶装置。 - 第1のセンスアンプと、前記第1のセンスアンプの両側に伸びる第1のビット線対と、前記第1のビット線対に接続される複数の第1のメモリセルと、
第2のセンスアンプと、前記第2のセンスアンプの両側に伸びる第2のビット線対と、前記第2のビット線対に接続される複数の第2のメモリセルと、
を備え、
前記第1のビット線対の一方と前記第2のビット線対の一方とは、前記第1および第2のセンスアンプ間の境界領域において、ワード線方向に交互に配置され、
前記第1のビット線対の一方に接続されている前記第1のメモリセルと前記第2のビット線対の一方に接続されている前記第2のメモリセルとに接続される第1のワード線は非活性状態であり、
前記境界領域には前記第1のワード線方向に延伸する第1の配線が形成されており、
前記第1のビット線対の他方に接続されている前記第1のメモリセルに接続されるワード線を駆動する第1のワード線駆動回路に対して、ワード線駆動用信号を供給するための第2の配線が形成されており、
前記第2のビット線対の他方に接続されている前記第2のメモリセルに接続されるワード線を駆動する第2のワード線駆動回路に対して、ワード線駆動用信号を供給するための第3の配線が形成されており、
前記第1、第2および第3の配線が同一配線層で形成されている、
半導体記憶装置。
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