JP6029434B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、例えば複数のメモリ領域を備える半導体記憶装置に関する。
近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置では大容量化が進んでおり、更なる大容量化とコスト低減を実現するためにはメモリセルアレイの高密度化が必要となってくる。
特許文献１には、電源線または信号線の電流容量または配線数の増強を効率的に実現して、周辺回路の性能向上や配線レイアウト設計の自由度向上をはかるための技術が開示されている。特許文献２には、ダミーセルまたはダミーワード線の不良の検出を可能とし、生産性を向上する半導体記憶装置に関する技術が開示されている。
特開平１０−３０３３８９号公報 特開２００１−２１０１００号公報
背景技術で説明したように、半導体記憶装置では大容量化が進んでおり、更なる大容量化とコスト低減を実現するためにはメモリセルアレイの高密度化が必要となってくる。大容量化には、電源線または信号線の電流容量の増強が必要となる。しかしながら、電源線または信号線の増強のために配線領域を新たに設けると、チップ面積が増加するという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態にかかる半導体記憶装置は、第１のメモリ領域と第２のメモリ領域とを備える。第１のメモリ領域と第２のメモリ領域との境界領域には、メモリセルおよびビット線が配置されている。境界領域に配置されているメモリセルは情報が書き込まれないメモリセルを含み、境界領域を平面視した際に当該境界領域に配置されているメモリセルと重畳する位置に配線が形成されている。
前記一実施の形態によれば、メモリセルアレイの高密度化を実現しつつ、メモリセルアレイに配線を設けることができる半導体記憶装置を提供することができる。
実施の形態１にかかる半導体記憶装置の構成を示す図である。 実施の形態１にかかる半導体記憶装置を構成する単位メモリセルアレイを示す図である。 メモリセルの一例を示す回路図である。 実施の形態１にかかる半導体記憶装置の構成を示す図である。 比較例にかかる半導体記憶装置の構成を示す図である。 比較例にかかる半導体記憶装置の構成を示す図である。 比較例にかかる半導体記憶装置の構成を示す図である。 実施の形態２にかかる半導体記憶装置の構成を示す図である。
＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。図１は、実施の形態１にかかる半導体記憶装置の構成を示す図である。図１に示すように、本実施の形態にかかる半導体記憶装置１は、基板１０上に複数のメモリマット１１〜１４（各々、ドットで示す）が配置されている。メモリマット１１〜１４の周囲には電源幹線１５_１〜１５_４が設けられている。電源幹線１５_１〜１５_４は互いに電気的に接続されている。電源幹線１５_１〜１５_４は各々のメモリマット１１〜１４に電源を供給するための配線である。電源幹線１５_１〜１５_４には、ビア１７_１〜１７_４を介して他の配線層に設けられている電源線（不図示）から電源が供給される。
また、電源幹線１５_１と電源幹線１５_２との間には、電源幹線１５_１と電源幹線１５_２とを電気的に接続する電源線１６が設けられている。電源線１６は、各々のメモリマット１１〜１４の中央部を通るように設けられている。つまり、メモリマット１１はメモリ領域１１_１とメモリ領域１１_２とを備え、電源線１６はメモリ領域１１_１とメモリ領域１１_２との間を通るように設けられている。同様に、メモリマット１２〜１４はそれぞれメモリ領域１２_１〜１４_１とメモリ領域１２_２〜１４_２とを備え、電源線１６はメモリ領域１２_１〜１４_１とメモリ領域１２_２〜１４_２との間を通るように設けられている。
また、メモリ領域１１_１と対応する位置には、メモリ領域１１_１に電源を供給するための複数の電源線２１_１が配置されている。電源線２１_１は電源幹線１５_３と電源線１６と電気的に接続されている。同様に、メモリ領域１１_２と対応する位置には、メモリ領域１１_２に電源を供給するための複数の電源線２１_２が配置されている。電源線２１_２は電源幹線１５_４と電源線１６と電気的に接続されている。他のメモリ領域１２_１〜１４_１、１２_２〜１４_２についても同様に、電源線２２_１〜２４_１、２２_２〜２４_２が配置されている。
図２Ａは、本実施の形態にかかる半導体記憶装置を構成する単位メモリセルアレイを示す図である。図１に示す各々のメモリマット１１〜１４は、図２Ａに示す単位メモリセルアレイを複数備える。
図２Ａに示すように、単位メモリセルアレイ３１（以下、単にメモリセルアレイとも記載する）は、複数のメモリセルＭＣ_１_１〜ＭＣ_ｍ_ｎ、複数のビット線ＢＬ１_、ＢＬ２、・・・、ＢＬｍ、および複数のワード線ＷＬ１〜ＷＬｎを備える。複数のメモリセルＭＣ_１_１〜ＭＣ_ｍ_ｎはそれぞれ、ビット線とワード線とが交差する位置に配置されている。ここで、ｍ、ｎは任意の自然数である。ｍはビット線の本数に対応しており、ｎはワード線の本数に対応している。この場合、メモリセルアレイ３１に配置されているメモリセルの数は、ｍ×ｎとなる。
複数のビット線ＢＬ１_、ＢＬ２、・・・、ＢＬｍは、メモリセルアレイ３１の両側に配置されているセンスアンプ群３３、３４に接続されている。センスアンプＳＡ１の両側にはビット線対ＢＬ１、ＢＬ１_が接続されており、メモリセルアレイ３１のメモリセルＭＣ_１_１〜ＭＣ_１_ｎは、ビット線ＢＬ１_に接続されている。
本実施の形態にかかる半導体記憶装置１は、センスアンプの両側にビット線が配置されているオープンビット線方式の半導体記憶装置である。本明細書では、ビット線対ＢＬｍのうち、センスアンプＳＡｍの左側に配置されているビット線を"ＢＬｍ"と記載し、センスアンプＳＡｍの右側に配置されているビット線を"ＢＬｍ_"と記載している。
また、図２Ａに示すように、奇数番目のセンスアンプ群３３と偶数番目のセンスアンプ群３４は互いに千鳥状に配置（つまり、交互に配置）されている。すなわち、メモリセルアレイ３１の１行目に配置されているメモリセルＭＣ_１_１〜ＭＣ_１_ｎは、奇数番目のセンスアンプＳＡ１に接続されている。メモリセルアレイ３１の２行目に配置されているメモリセルＭＣ_２_１〜ＭＣ_２_ｎは、偶数番目のセンスアンプＳＡ２に接続されている。メモリセルアレイ３１の３行目に配置されているメモリセルＭＣ_３_１〜ＭＣ_３_ｎは、奇数番目のセンスアンプＳＡ３に接続されている。
このように、メモリセルアレイ３１の奇数行目に配置されているメモリセルを奇数番目のセンスアンプＳＡ１、ＳＡ３、・・・、ＳＡｍ−１に接続し、偶数行目に配置されているメモリセルを偶数番目のセンスアンプＳＡ２、ＳＡ４、・・・、ＳＡｍに接続することで、センスアンプＳＡ１〜ＳＡｍを互いに千鳥状に配置することができる。
また、複数のワード線ＷＬ１〜ＷＬｎはメモリセルアレイ３１の周囲に配置されているワード線駆動回路ＷＤに接続されている。各々のメモリセルＭＣ_１_１〜ＭＣ_ｍ_ｎは、例えば、１つのトランジスタと、１つのキャパシタとを備える。図２Ｂは、メモリセルの一例を示す回路図である。図２Ｂに示すように、メモリセルＭＣ_１_１は、トランジスタＴｒ１１とキャパシタＣ１１とを備える。ワード線ＷＬ１は、トランジスタＴｒ１１のゲートに接続されている。ビット線ＢＬ１_はトランジスタＴｒ１１のドレインに接続されている。トランジスタＴｒ１１のソースはキャパシタＣ１１の一端に接続されており、キャパシタＣ１１の他端は低電位側の電源ＶＳＳに接続されている。他のメモリセルも同様の構成である。なお、図２Ａに示した半導体記憶装置を構成する単位メモリセルアレイの構成は一例であり、例えばセンスアンプやワード線駆動回路の配置などは適宜、変更することができる。
図２Ａに示すメモリセルアレイ３１において、例えばメモリセルＭＣ_１_１への書き込みを行う場合、センスアンプＳＡ１は、書き込む情報に応じてビット線ＢＬ１_の電位をハイレベル、またはロウレベルにする。例えば、センスアンプＳＡ１は、メモリセルＭＣ_１_１にハイレベル"１"の情報を書き込む場合は、ビット線ＢＬ１_の電位をハイレベル（高電位側の電源電圧ＶＤＤ）にする。一方、センスアンプＳＡ１は、メモリセルＭＣ_１_１にロウレベル"０"の情報を書き込む場合は、ビット線ＢＬ１_の電位をロウレベル（低電位側の電源電圧ＶＳＳ）にする。
また、ワード線駆動回路ＷＤはワード線ＷＬ１を活性状態（例えば、ハイレベル）として、メモリセルＭＣ_１_１のトランジスタＴｒ１１をオン状態にする。これにより、ビット線ＢＬ１_とメモリセルＭＣ_１_１のキャパシタＣ１１とが電気的に接続され、ビット線ＢＬ１_の電位に対応した電位がキャパシタＣ１１に充電される。その後、ワード線駆動回路ＷＤはワード線ＷＬ１を非活性状態（例えば、ロウレベル）として、メモリセルＭＣ_１_１のトランジスタＴｒ１１をオフ状態にする。このような動作により、メモリセルＭＣ_１_１のキャパシタＣ１１にはハイレベルまたはロウレベルの情報が保持される。
上記の様にしてメモリセルＭＣ_１_１に書き込まれた情報は、次の様にして読み出すことができる。まず、予めセンスアンプＳＡ１は、ビット線対ＢＬ１、ＢＬ１_を所定の電位までプリチャージする。その後、ワード線駆動回路ＷＤはワード線ＷＬ１を活性状態として、メモリセルＭＣ_１_１のトランジスタＴｒ１１をオン状態にする。これにより、ビット線ＢＬ１_とメモリセルＭＣ_１_１のキャパシタＣ１１とが電気的に接続され、ビット線ＢＬ１_の電位（プリチャージ電圧）がキャパシタＣ１１の電位（充電された電荷量）に応じて変化する。このビット線ＢＬ１_の電位変化をセンスアンプＳＡ１で検出して増幅することで、メモリセルＭＣ_１_１に書き込まれた情報を判別することができる。このとき、ビット線ＢＬ１の電位はビット線ＢＬ１_の電位を検出する際の参照電位として用いられる。換言すると、ビット線ＢＬ１は、センスアンプＳＡ１がメモリセルＭＣ_１_１から情報を読み出す際に参照信号を生成するために用いられる。同様に、ビット線ＢＬ１に接続されているメモリセルに読み出し／書き込みをする場合には、ビット線ＢＬ１_が参照用ビット線となる。
次に、図３を用いて本実施の形態にかかる半導体記憶装置１が備える電源線１６の近傍の構成について説明する。なお、以下ではメモリマット１１の構成を例として説明するが、他のメモリマット１２〜１４の構成についても同様である。
図３に示すように、メモリ領域１１_１、１１_２は、センスアンプＳＡ１〜ＳＡｍと、センスアンプＳＡ１〜ＳＡｍの両側に配置されているメモリセルＭＣ_１_１〜ＭＣ_ｍ_ｎとを備える。更に、メモリセルＭＣ_１_１〜ＭＣ_ｍ_ｎと接続され、センスアンプＳＡ１〜ＳＡｍの両側においてセンスアンプＳＡ１〜ＳＡｍとそれぞれ接続されているビット線対ＢＬ１〜ＢＬｍ、ＢＬ１_〜ＢＬｍ_を備える。つまり、メモリ領域１１_１、１１_２には、図２Ａに示した単位メモリセルアレイが複数配置されている。
図３に示すように、メモリ領域１１_１（第１のメモリ領域）に配置されているメモリセルアレイ５１_１およびメモリセルアレイ５１_３は、ワード線ＷＬ１〜ＷＬｎと平行な方向に並んでいる。また、メモリセルアレイ５１_１およびメモリセルアレイ５１_３は、センスアンプ群５３_１とセンスアンプ群５３_２とに挟まれるように配置されている。メモリセルアレイ５１_１のワード線ＷＬ１〜ＷＬｎはワード線駆動回路ＷＤ_１と接続されている。メモリセルアレイ５１_３のワード線ＷＬ１〜ＷＬｎはワード線駆動回路ＷＤ_３と接続されている。
また、メモリセルアレイ５１_１、５１_３と対応する位置であって、メモリセルアレイ５１_１、５１_３が形成されている層と異なる層に配線５５_１が形成されている。例えば、配線５５_１はワード線ＷＬ１〜ＷＬｎやビット線ＢＬ１〜ＢＬｍ、ＢＬ１_〜ＢＬｍ_よりも上層に形成された配線層である。配線５５_１は、メモリマット１１〜１４を通過するように形成されている。例えば配線５５_１は、ワード線駆動回路ＷＤ_１、ＷＤ_３（つまり、ワード線ＷＬ１〜ＷＬｎと平行な方向に配置されている複数のワード線駆動回路）にワード線駆動信号を供給するための信号配線である。
同様に、メモリ領域１１_１に配置されているメモリセルアレイ５１_２およびメモリセルアレイ５１_４は、ワード線ＷＬ１〜ＷＬｎと平行な方向に並んでいる。また、メモリセルアレイ５１_２およびメモリセルアレイ５１_４は、センスアンプ群５３_２とセンスアンプ群５３_３とに挟まれるように配置されている。メモリセルアレイ５１_２のワード線ＷＬ１〜ＷＬｎはワード線駆動回路ＷＤ_２と接続されている。メモリセルアレイ５１_４のワード線ＷＬ１〜ＷＬｎはワード線駆動回路ＷＤ_４と接続されている。
また、メモリセルアレイ５１_２、５１_４と対応する位置であって、メモリセルアレイ５１_２、５１_４が形成されている層と異なる層に配線５５_２が形成されている。例えば、配線５５_２はワード線ＷＬ１〜ＷＬｎやビット線ＢＬ１〜ＢＬｍ、ＢＬ１_〜ＢＬｍ_よりも上層に形成された配線層である。配線５５_２は、メモリマット１１〜１４を通過するように形成されている。例えば配線５５_２は、ワード線駆動回路ＷＤ_２、ＷＤ_４（つまり、ワード線ＷＬ１〜ＷＬｎと平行な方向に配置されている複数のワード線駆動回路）にワード線駆動信号を供給するための信号配線である。
メモリ領域１１_２（第２のメモリ領域）に配置されているメモリセルアレイ５１_５およびメモリセルアレイ５１_７、並びにメモリセルアレイ５１_６およびメモリセルアレイ５１_８についても、メモリ領域１１_１の場合と同様である。この場合も、メモリセルアレイ５１_５、５１_７と対応する位置であって、メモリセルアレイ５１_５、５１_７が形成されている層と異なる層に配線５５_３が形成されている。同様に、メモリセルアレイ５１_６、５１_８と対応する位置であって、メモリセルアレイ５１_６、５１_８が形成されている層と異なる層に配線５５_４が形成されている。
また、メモリ領域１１_１とメモリビット線ＢＬ１、ＢＬ３、・・・、ＢＬｍ−１領域１１_２とが隣接するメモリセルアレイ端部には、メモリセルアレイ５１_９、５１_１０が配置されている。メモリセルアレイ５１_９およびメモリセルアレイ５１_１０は、ワード線ＷＬ１〜ＷＬｎと平行な方向に並んでいる。また、メモリセルアレイ５１_９およびメモリセルアレイ５１_１０は、センスアンプ群５３_３とセンスアンプ群５３_４とに挟まれるように配置されている。
メモリセルアレイ５１_９、５１_１０が配置されている境界領域１８には、センスアンプ群５３_３のそれぞれのセンスアンプのメモリ領域１１_２側（図面右側）に接続されているビット線ＢＬ２_、ＢＬ４_、・・・、ＢＬｍ_およびメモリセルＭＣ_２_ｎ、ＭＣ_４_ｎ、・・・、ＭＣ_ｍ_ｎが配置されている。また、境界領域１８には、センスアンプ群５３_４のそれぞれのセンスアンプのメモリ領域１１_１側（図面左側）に接続されているビット線ＢＬ１、ＢＬ３、・・・、ＢＬｍ−１およびメモリセルＭＣ_１_ｎ、ＭＣ_３_ｎ、・・・、ＭＣ_ｍ−１_ｎが配置されている（符号については図２Ａも参照）。
境界領域１８に配置されているメモリセルアレイ５１_９、５１_１０のワード線ＷＬ１〜ＷＬｎは常時非活性状態となるように構成されている。よって、境界領域１８に配置されているメモリセルアレイ５１_９、５１_１０の各々のメモリセルには情報は書き込まれない。例えば、メモリセルアレイ５１_９、５１_１０のワード線ＷＬ１〜ＷＬｎを低電位側の電源線と電気的に接続することで、ワード線ＷＬ１〜ＷＬｎを常時非活性状態とすることができる。また、メモリセルアレイ５１_９、５１_１０のワード線ＷＬ１〜ＷＬｎをワード線駆動回路（不図示）に接続し、ワード線駆動回路を用いてワード線ＷＬ１〜ＷＬｎを非活性状態としてもよい。例えば、ワード線駆動回路を用いて、メモリセルアレイ５１_９、５１_１０のワード線ＷＬ１〜ＷＬｎを低電位側の電源線と電気的に接続することで、ワード線ＷＬ１〜ＷＬｎを非活性状態とすることができる。このように、メモリセルアレイ５１_９、５１_１０のワード線ＷＬ１〜ＷＬｎを常時非活性状態とすることで、メモリセルを構成するトランジスタを常にオフ状態とすることができ、メモリセルに情報が書き込まれないようにすることができる。
すなわち、メモリ領域１１＿１および１１＿２を構成するメモリセルアレイのアレイ端部に設けられているメモリセルアレイ５１_９、５１_１０のビット線ＢＬ１、ＢＬ２_、・・・、ＢＬｍ_は、センスアンプＳＡ１〜ＳＡｍに接続されている。よって、ビット線ＢＬ１、ＢＬ２_、・・・、ＢＬｍ_は、センスアンプＳＡ１〜ＳＡｍがメモリセルアレイ５１_２、５１_４、５１_５、５１_７から情報を読み出す際に、参照信号を生成するために用いられる。
例えば、メモリセルアレイ５１_５のメモリセルＭＣ_１_１に書き込まれた情報を読み出す際、センスアンプＳＡ１は、境界領域１８のメモリセルアレイ５１_９に配置されているビット線ＢＬ１とメモリ領域１１_２のメモリセルアレイ５１_５に配置されているビット線ＢＬ１_とを所定の電位までプリチャージする。その後、ワード線駆動回路ＷＤ_５はワード線ＷＬ１を活性状態として、メモリセルＭＣ_１_１のトランジスタをオン状態とする。これにより、ビット線ＢＬ１_とメモリセルＭＣ_１_１のキャパシタとが電気的に接続され、ビット線ＢＬ１_の電位（プリチャージ電圧）がキャパシタの電位（充電された電荷量）に応じて変化する。このビット線ＢＬ１_と境界領域１８のビット線ＢＬ１との差電位をセンスアンプＳＡ１で検出して増幅することで、メモリセルＭＣ_１_１に書き込まれた情報を判別することができる。
このとき、境界領域１８のメモリセルアレイ５１_９に配置されているビット線ＢＬ１の電位は、メモリ領域１１_２のメモリセルアレイ５１_５に配置されているビット線ＢＬ１_の電位を検出する際の参照電位として用いられる。
また、境界領域１８に配置されているメモリセルアレイ５１_９、５１_１０と対応する位置であって、メモリセルアレイ５１_９、５１_１０が形成されている層と異なる層に配線５６（第１の配線）が形成されている。換言すると、境界領域１８に配置されているメモリセルは情報が書き込まれないメモリセルを含み、境界領域１８を平面視した際に境界領域１８に配置されているメモリセルと重畳する位置に配線５６が形成されている。
例えば、配線５６はワード線ＷＬ１〜ＷＬｎやビット線ＢＬ１〜ＢＬｍ、ＢＬ１_〜ＢＬｍ_よりも上層に形成された配線層である。ここで、境界領域１８に配置されているメモリセルアレイ５１_９、５１_１０には情報が書き込まれない。つまり、境界領域１８に配置されているメモリセルアレイ５１_９、５１_１０のワード線ＷＬ１〜ＷＬｎは常時非活性状態となるように構成されている。よって、配線５６はワード線駆動回路ＷＤを駆動するための信号配線として使用する必要がない。また、配線５６は、メモリマット１１〜１４を通過するように形成されている。よって本実施の形態にかかる半導体記憶装置１では、配線５６を図１に示した電源線１６として用いることができる。例えば、配線５６は、メモリ領域１１_１に形成されている配線５５_１、５５_２およびメモリ領域１１_２に形成されている配線５５_３、５５_４と同一レベルの層に形成することができる。
図４は、比較例にかかる半導体記憶装置１０１の構成を示す図である。図４に示すように、半導体記憶装置１０１は、基板１１０上に複数のメモリマット１１１〜１１４（各々、ドットで示す）が配置されている。メモリマット１１１〜１１４の周囲には電源幹線１１５_１〜１１５_４が設けられている。電源幹線１１５_１〜１１５_４は互いに電気的に接続されている。電源幹線１１５_１〜１１５_４は各々のメモリマット１１１〜１１４に電源を供給するための配線である。電源幹線１１５_１〜１１５_４にはビア１１７_１〜１１７_４を介して他の配線層に設けられている電源線（不図示）から電源が供給される。
各々のメモリマット１１１〜１１４と対応する位置には、各々のメモリマット１１１〜１１４に電源を供給するための電源線１２１〜１２４が配置されている。電源線１２１〜１２４は電源幹線１１５_３と電源幹線１１５_４と電気的に接続されている。このとき、メモリマット１１１〜１１４の長手方向の長さが長いと、メモリマット１１１〜１１４の中央部付近１１６において、電源供給量が低下するという問題があった。換言すると、電源線１２１〜１２４が長いと、電源線１２１〜１２４の中央部付近において電源供給量が低下するという問題があった。
このため、図１に示すように、メモリマット１１〜１４の中央部付近に、電源線１６を配置する必要があった。そのため、メモリセルアレイのメモリ領域を分割し、その間に電源線１６を配置するための配線領域を新たに設けることが考えられるが、チップサイズ面積が増加するという問題があった。
そこで本実施の形態にかかる半導体記憶装置１では、メモリマットをメモリ領域１１_１とメモリ領域１１_２とに分割し、メモリ領域１１_１とメモリ領域１１_２とでアレイ端（境界領域１８に対応）を共有するように構成し、この共有しているアレイ端の上層を配線領域として利用している。すなわち、メモリ領域１１_１とメモリ領域１１_２との境界領域１８においてアレイ端を共有し、この境界領域１８に配置されているメモリセルには情報が書き込まれないように構成している。このため、配線５６はワード線駆動回路ＷＤを駆動するための信号配線として使用する必要がないので配線５６を図１に示した電源線１６として用いることができる。よって、本実施の形態にかかる半導体記憶装置により、メモリセルアレイの高密度化を実現しつつ、メモリセルアレイに配線を設けることができる。
図５は、比較例にかかる半導体記憶装置の構成を示す図である。図５に示す半導体記憶装置は、図２Ａで説明した単位メモリセルアレイを複数備える。すなわち、各メモリセルアレイは、複数のメモリセルＭＣ_１_１〜ＭＣ_ｍ_ｎ、複数のビット線ＢＬ１_、ＢＬ２、・・・、ＢＬｍ、および複数のワード線ＷＬ１〜ＷＬｎを備える。複数のメモリセルＭＣ_１_１〜ＭＣ_ｍ_ｎはそれぞれ、ビット線とワード線とが交差する位置に配置されている。ここで、ｍ、ｎは任意の自然数である。ｍはビット線の本数に対応しており、ｎはワード線の本数に対応している。この場合、メモリセルアレイ３１に配置されているメモリセルの数は、ｍ×ｎとなる。
図５に示すように、センスアンプＳＡ１〜ＳＡｍを交互配置したオープンビット線方式のメモリセルアレイでは、メモリ領域１３１の両側にアレイ端１３２、１３３が形成される。このとき、アレイ端１３２、１３３にはセンスアンプに接続されないビット線が形成される。つまり、アレイ端１３２では、ビット線ＢＬ１_、ＢＬ３_、・・・、ＢＬｍ−１_がセンスアンプに接続されない。また、アレイ端１３３では、ビット線ＢＬ２、ＢＬ４、・・・、ＢＬｍがセンスアンプに接続されない。
そして、図５に示した半導体記憶装置において、メモリ領域１３１を分割して配線領域を形成する場合は、図６に示すような構成となる。つまり、図６に示すように、メモリ領域１３１を領域１３１_１と領域１３１_２とに分割すると、領域１３１_１には新たにメモリ領域１４１とアレイ端１４２とが形成され、領域１３１_２には新たにメモリ領域１５１とアレイ端１５２とが形成される。
この場合も、アレイ端１４２、１５２にはセンスアンプに接続されないビット線が形成される。つまり、アレイ端１４２では、ビット線ＢＬ２、ＢＬ４、・・・、ＢＬｍがセンスアンプに接続されない。また、アレイ端１５２では、ビット線ＢＬ１_、ＢＬ３_、・・・、ＢＬｍ−１_がセンスアンプに接続されない。
そして、メモリ領域１３１に新たに配線１５６を設ける場合、領域１３１_１と領域１３１_２との間、つまりアレイ端１４２とアレイ端１５２との間に配線１５６が配置される。このため、幅Ｗ１の配線１５６を設ける場合は、配線１５６の幅Ｗ１と、アレイ端１４２の幅と、アレイ端１５２の幅とを加算した幅Ｗ２が必要となり、メモリセルアレイの面積が増加するという問題があった。
そこで本実施の形態にかかる半導体記憶装置１では、図３に示すように、メモリ領域１１_１のアレイ端とメモリ領域１１_２のアレイ端とを共有し、この共有しているアレイ端の上層を配線領域として利用している。すなわち、メモリ領域１１_１とメモリ領域１１_２との境界領域１８においてアレイ端を共有し、この境界領域１８に配置されているメモリセルには情報が書き込まれないように構成している。このため、配線５６はワード線駆動回路ＷＤを駆動するための信号配線として使用する必要がないので配線５６を図１に示した電源線１６として用いることができる。よって、本実施の形態にかかる半導体記憶装置により、メモリセルアレイの高密度化を実現しつつ、メモリセルアレイに配線を設けることができる。
更に、本実施の形態にかかる半導体記憶装置１では、境界領域１８に配置されているビット線の全てをセンスアンプＳＡ１〜ＳＡｍに接続している。このため、境界領域１８に隣接しているメモリセルアレイに書き込まれている情報をセンスアンプＳＡ１〜ＳＡｍを用いて読み出す際、センスアンプＳＡ１〜ＳＡｍは境界領域１８に配置されているビット線を用いて参照信号を生成することができる。このため、境界領域１８に配置されているビット線を有効に利用することができる。
なお、上記で説明した本実施の形態にかかる半導体記憶装置１では、配線５６を電源線として用いる場合について説明した。しかし、配線５６は電源線以外にも信号配線として使用してもよい。例えば配線５６は、各メモリマット１１〜１４（図１参照）において共通に使用される信号（例えば、テストモード信号）を供給するための配線として用いてもよい。
＜実施の形態２＞
次に、実施の形態２について説明する。図７は、実施の形態２にかかる半導体記憶装置の構成を示す図であり、実施の形態１で説明した図３に対応した図面である。本実施の形態にかかる半導体記憶装置では、境界領域１８に設けられているメモリセルの一部を予備のメモリセルとして用いている点が、実施の形態１で説明した半導体記憶装置と異なる。これ以外は、実施の形態１で説明した半導体記憶装置と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
図７に示すように、メモリ領域１１_１とメモリ領域１１_２との境界領域１８には、メモリセルアレイ５１_９'、５１_１０'が配置されている。メモリセルアレイ５１_９'およびメモリセルアレイ５１_１０'は、ワード線ＷＬ１〜ＷＬｎと平行な方向に並んでいる。また、メモリセルアレイ５１_９'およびメモリセルアレイ５１_１０'は、センスアンプ群５３_３とセンスアンプ群５３_４とに挟まれるように配置されている。
境界領域１８に配置されているメモリセルアレイ５１_９'のワード線６２、６６のうち、一部のワード線６２（第３のワード線）はワード線駆動回路ＷＤ（第３のワード線駆動回路）に接続されている。よって、ワード線６２と接続されているメモリセル（予備のメモリセル）６１には情報を書き込むことができる。一方、メモリセルアレイ５１_９'のワード線６２、６６のうちの他のワード線６６は、常時非活性状態となるように構成されている。よって、ワード線６６と接続されているメモリセル６５には情報は書き込まれない。メモリセルアレイ５１_１０'についても同様である。
また、境界領域１８に配置されているメモリセルアレイ５１_９'、５１_１０'のビット線ＢＬ１、ＢＬ２_、・・・、ＢＬｍ_は、センスアンプＳＡ１〜ＳＡｍに接続されている。よって、センスアンプＳＡ１〜ＳＡｍは、メモリセル６１に情報を書き込んだり、メモリセル６１に保持されている情報を読み出したりすることができる。
更に、ビット線ＢＬ１、ＢＬ２_、・・・、ＢＬｍ_は、センスアンプＳＡ１〜ＳＡｍがメモリセルアレイ５１_２、５１_４、５１_５、５１_７から情報を読み出す際に、参照信号を生成するために用いられる。
また、メモリセルアレイ５１_９'、５１_１０'の予備のメモリセル６１と対応する位置であって、メモリセルアレイ５１_９'、５１_１０'が形成されている層と異なる層に配線６３（第３の配線）が形成されている。例えば、配線６３はワード線やビット線よりも上層に形成された配線層である。配線６３は、メモリマット１１〜１４（図１参照）を通過するように形成されている。例えば配線６３は、ワード線駆動回路ＷＤ（つまり、ワード線６２と平行な方向に配置されている複数のワード線駆動回路ＷＤ）にワード線駆動信号を供給するための信号配線である。
また、メモリセルアレイ５１_９'、５１_１０'のメモリセル６５と対応する位置であって、メモリセルアレイ５１_９'、５１_１０'が形成されている層と異なる層に配線６４（第１の配線）が形成されている。つまり、情報が書き込まれないメモリセル６５と重畳する位置に配線６４が形成されている。例えば、配線６４はワード線やビット線よりも上層に形成された配線層である。配線６４は、メモリマット１１〜１４（図１参照）を通過するように形成されている。配線６４は、図１に示した電源線１６として用いることができる。
すなわち、本実施の形態にかかる半導体記憶装置では、電源線として用いられる配線６４を境界領域１８の全てに形成する必要がない場合、つまり、配線６４が電源線として十分な能力がある場合、境界領域１８の一部に予備のメモリセル６１を設けている。予備のメモリセル６１は、メモリ領域１１_１、１１_２に配置されているメモリセルに不良が発生した場合に、この不良が発生したメモリセルの代わりに使用するためのメモリセルである。予備のメモリセル６１を使用する場合は、配線６３からワード線駆動回路ＷＤにワード線駆動信号が供給される。このように、半導体記憶装置を冗長構成とすることで、半導体記憶装置の信頼性を向上させることができる。また、境界領域１８を無駄なく利用することができる。
予備のメモリセル６１に接続されるワード線６２と、不使用のメモリセル６５に接続されるワード線６６との総数は、典型的にはメモリ領域１１_１、１１_２に配置されている単位メモリセルアレイのワード線の本数ｎと同数とすることができる。しかし、予備のメモリセル６１に接続されるワード線６２の本数は、任意の本数としてもよい。つまり、配線６４を配置した領域以外の領域は特に制限されることなく、任意の数のメモリセル６１を配置することができる。
なお、本実施の形態においても、配線６４を電源線として用いる場合について説明した。しかし、配線６４は電源線以外にも信号配線として使用してもよい。例えば配線６４は、各メモリマット１１〜１４（図１参照）において共通に使用される信号（例えば、テストモード信号）を供給するための配線として用いてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体記憶装置
１０ 基板
１１、１２、１３、１４ メモリマット
１１_１〜１４〜１、１１_２〜１４〜２ メモリ領域
２１_１〜２４〜１、２１_２〜２４〜２ 電源線
１５_１〜１５_４ 電源幹線
１６ 電源線
１７_１〜１７_４ ビア
３１ メモリセルアレイ（単位メモリセルアレイ）
３３、３４ センスアンプ群
５１_１〜５１_１０ メモリセルアレイ
５３_１〜５３_６ センスアンプ群
５５_１〜５５_４ 配線（ワード線駆動信号用）
５６ 配線（電源線用）
６１ 予備のメモリセル
６２ ワード線
６３ 配線（ワード線駆動信号用）
６４ 配線（電源線用）
６５ 不使用のメモリセル
６６ ワード線

Claims (13)

  1. 第１のセンスアンプと、当該第１のセンスアンプの両側に配置されている第１のメモリセルと、当該第１のメモリセルと接続され、前記第１のセンスアンプの両側において当該第１のセンスアンプとそれぞれ接続されている第１のビット線対と、をそれぞれ複数備える第１のメモリ領域と、
    第２のセンスアンプと、当該第２のセンスアンプの両側に配置されている第２のメモリセルと、当該第２のメモリセルと接続され、前記第２のセンスアンプの両側において当該第２のセンスアンプとそれぞれ接続されている第２のビット線対と、をそれぞれ複数備える第２のメモリ領域と、を備え、
    前記第１のメモリ領域と前記第２のメモリ領域との境界領域には、前記第１のセンスアンプの前記第２のメモリ領域側に配置されている第１のメモリセルおよび第１のビット線と、前記第２のセンスアンプの前記第１のメモリ領域側に配置されている第２のメモリセルおよび第２のビット線と、が配置されており、
    前記第１のメモリ領域の前記境界領域と反対側に配置されている第１のメモリセルと接続されている第１のワード線と、前記第１のワード線が接続されている第１のワード線駆動回路と、を備え、
    前記第２のメモリ領域の前記境界領域と反対側に配置されている第２のメモリセルと接続されている第２のワード線と、前記第２のワード線が接続されている第２のワード線駆動回路と、を備え、
    前記第１のメモリ領域の前記境界領域と反対側に配置されている第１のメモリセルと重畳する位置に、前記第１のワード線駆動回路に第１のワード線駆動信号を供給するための第１の配線が形成されており、
    前記第２のメモリ領域の前記境界領域と反対側に配置されている第２のメモリセルと重畳する位置に、前記第２のワード線駆動回路に第２のワード線駆動信号を供給するための第２の配線が形成されており、
    前記境界領域に配置されている前記第１および第２のメモリセルは情報が書き込まれないメモリセルを含み、前記境界領域を平面視した際に当該境界領域に配置されている前記第１および第２のメモリセルと重畳する位置に第３の配線が形成されており、
    前記第１、第２および第３の配線は同一レベルの配線層で形成されている、
    半導体記憶装置。
  2. 前記境界領域に配置されている前記第１および第２のメモリセルと接続されている第３のワード線は常時非活性状態である、請求項１に記載の半導体記憶装置。
  3. 前記第３のワード線は低電位側の電源線と電気的に接続されている、請求項２に記載の半導体記憶装置。
  4. 前記第３のワード線は第３のワード線駆動回路と接続されており、前記第３のワード線駆動回路は前記第３のワード線を低電位側の電源線と電気的に接続している、請求項２に記載の半導体記憶装置。
  5. 前記境界領域に配置されている前記第１および第２のビット線は、前記第１および第２のセンスアンプが前記第１および第２のメモリセルから情報を読み出す際に、参照信号を生成するために用いられる、請求項１に記載の半導体記憶装置。
  6. 前記第１および第２のセンスアンプは千鳥状に配置されている、請求項１に記載の半導体記憶装置。
  7. 前記第３の配線は前記第３のワード線と平行に延びている、請求項２に記載の半導体記憶装置。
  8. 前記第３の配線は電源線であり、前記第３の配線は電源幹線と接続されている、請求項７に記載の半導体記憶装置。
  9. 第１のセンスアンプと、当該第１のセンスアンプの両側に配置されている第１のメモリセルと、当該第１のメモリセルと接続され、前記第１のセンスアンプの両側において当該第１のセンスアンプとそれぞれ接続されている第１のビット線対と、をそれぞれ複数備える第１のメモリ領域と、
    第２のセンスアンプと、当該第２のセンスアンプの両側に配置されている第２のメモリセルと、当該第２のメモリセルと接続され、前記第２のセンスアンプの両側において当該第２のセンスアンプとそれぞれ接続されている第２のビット線対と、をそれぞれ複数備える第２のメモリ領域と、を備え、
    前記第１のメモリ領域と前記第２のメモリ領域との境界領域には、前記第１のセンスアンプの前記第２のメモリ領域側に配置されている第１のメモリセルおよび第１のビット線と、前記第２のセンスアンプの前記第１のメモリ領域側に配置されている第２のメモリセルおよび第２のビット線と、が配置されており、
    前記境界領域に配置されている前記第１および第２のメモリセルは情報が書き込まれないメモリセルを含み、前記境界領域を平面視した際に当該境界領域に配置されている前記第１および第２のメモリセルと重畳する位置に第１の配線が形成されており、
    前記第１および第２のメモリ領域に配置されている前記第１および第２のメモリセルと接続された第２のワード線は第２のワード線駆動回路と接続されており、
    前記第２のワード線駆動回路には、前記第２のワード線と平行に延び、前記第１の配線と同一レベルの層に配置されている第２の配線からワード線駆動信号が供給される、
    半導体記憶装置。
  10. 前記境界領域に配置されている前記第１および第２のメモリセルは更に予備のメモリセルを含み、
    前記境界領域を平面視した際に、前記情報が書き込まれないメモリセルと重畳する位置に前記第３の配線が配置され、前記予備のメモリセルと重畳する位置に第４の配線が配置されている、
    請求項１に記載の半導体記憶装置。
  11. 前記第３の配線は電源線であり、前記第３の配線は電源幹線と接続されている、請求項１０に記載の半導体記憶装置。
  12. 前記予備のメモリセルと接続された第４のワード線は第４のワード線駆動回路と接続されており、
    前記第４のワード線駆動回路には、前記第４の配線からワード線駆動信号が供給される、
    請求項１０に記載の半導体記憶装置。
  13. 第１のセンスアンプと、前記第１のセンスアンプの両側に伸びる第１のビット線対と、前記第１のビット線対に接続される複数の第１のメモリセルと、
    第２のセンスアンプと、前記第２のセンスアンプの両側に伸びる第２のビット線対と、前記第２のビット線対に接続される複数の第２のメモリセルと、
    を備え、
    前記第１のビット線対の一方と前記第２のビット線対の一方とは、前記第１および第２のセンスアンプ間の境界領域において、ワード線方向に交互に配置され、
    前記第１のビット線対の一方に接続されている前記第１のメモリセルと前記第２のビット線対の一方に接続されている前記第２のメモリセルとに接続される第１のワード線は非活性状態であり、
    前記境界領域には前記第１のワード線方向に延伸する第１の配線が形成されており、
    前記第１のビット線対の他方に接続されている前記第１のメモリセルに接続されるワード線を駆動する第１のワード線駆動回路に対して、ワード線駆動用信号を供給するための第２の配線が形成されており、
    前記第２のビット線対の他方に接続されている前記第２のメモリセルに接続されるワード線を駆動する第２のワード線駆動回路に対して、ワード線駆動用信号を供給するための第３の配線が形成されており、
    前記第１、第２および第３の配線が同一配線層で形成されている、
    半導体記憶装置。
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