JP2012216590A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の方向に延伸された第1の回路セル列及び第2の回路セル列と、第1の方向に延伸され、第1の回路セル列上に配置され、第1の電源線には第1の電源電位が供給される、第1及び第2の電源線と、第1の方向に延伸され、第2の回路セル列上に配置され、第2の電源電位が供給される第3の電源線と、第2の電源線と第3の電源線との間に接続され、導通状態において第2の電源線と第3の電源線とを接続して第3の電源線から第2の電源線に第2の電源電位を供給し、非導通状態において第2の電源線と第3の電源線とを電気的に切り離す第1のトランジスタと、第1の回路セル列に配置され、第1の電源線から供給される第1の電源電位と第2の電源線から供給される第2の電源電位との間の電源電圧で動作する第1の回路素子とを備える。
【選択図】図5
Description
第1の方向に延伸された第1の回路セル列と、
前記第1の回路セル列と実質的に平行に、前記第1の方向に延伸された第2の回路セル列と、
夫々が前記第1の方向に延伸され、前記第1の回路セル列上に配置された第1及び第2の電源線であって、前記第1の電源線には第1の電源電位が供給される、前記第1及び第2の電源線と、
前記第1の方向に延伸され、前記第2の回路セル列上に配置された第3の電源線であって、前記第3の電源線には第2の電源電位が供給される、前記第3の電源線と、
前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、
前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備える。
第1の方向に延伸される複数の電源線であって、第1の電源電位が供給される第1の電源線と、第2の電源線と、第2の電源電位が供給される第3の電源線とを含む、前記複数の電源線と、
前記第1の方向に延伸する第1の回路セル列であって、前記第1及び第2の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第1の回路セル列と、
前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、
前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備える。
実施形態に係る半導体装置について、図面を参照して説明する。図1は、本実施形態に係る半導体装置の構成を概略的に示すブロック図である。図1は、半導体装置の一例としてDRAMの構成を示している。
102 アドレス端子
103 コマンド(CMD)端子
104 電源(VDD)端子
105 接地(VSS)端子
106 データ入出力端子
107 メモリセルアレイ
108 書き込み読み出し制御回路部
109 パワーゲーティング使用回路部
301、301’、301”、1301 主電源線
302、302’、1302 主接地線
311、311’、1311 擬似電源線
312、312’、1312 擬似接地線
321、322、1021、1022 制御信号線
1001、1002、1011、1012 第2アルミニウム配線(2AL)
1AL 第1アルミニウム配線
1TH 第1スルーホール
2AL 第2アルミニウム配線
AMP データアンプ
A1、A2 領域
ADD アドレス信号
Bank0〜Bank7 バンク
BRWBUFP、BRWBUFPT リードライトバッファ
CK クロック信号
CMD コマンド信号
CTR_P、CTR_N 制御信号
DN1、DN2、DN3、DP1、DP2、DP3 ドライバトランジスタ
DQ0〜DQn データ
IN、IN1〜IN4 入力信号
IV1〜IV6 インバータ
L1、L2 距離
N1〜N4 Nチャネルトランジスタ
NA1〜NA4 NANDゲート
ND1〜ND4 中間接点
OUT、OUT1〜OUT4 出力信号
P1〜P4 Pチャネルトランジスタ
RWBUFF リードライトバッファ
T1〜T4 回路セル列
VDD 電源電位
VPERI 電源電位
VPERIZ 擬似電源電位
VSS 接地電位
VSSZ 擬似接地電位
XDEC ロウデコーダ
YDEC カラムデコーダ
Claims (16)
- 第1の方向に延伸された第1の回路セル列と、
前記第1の回路セル列と実質的に平行に、前記第1の方向に延伸された第2の回路セル列と、
夫々が前記第1の方向に延伸され、前記第1の回路セル列上に配置された第1及び第2の電源線であって、前記第1の電源線には第1の電源電位が供給される、前記第1及び第2の電源線と、
前記第1の方向に延伸され、前記第2の回路セル列上に配置された第3の電源線であって、前記第3の電源線には第2の電源電位が供給される、前記第3の電源線と、
前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、
前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備えることを特徴とする半導体装置。 - 前記第1のトランジスタは、前記第1の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項1に記載の半導体装置。
- 前記第1のトランジスタは、前記第1の回路素子が前記活性状態のときに前記導通状態となり、前記第1の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項2に記載の半導体装置。
- 前記第1の方向に延伸され、前記第2の回路セル列上に配置された第4の電源線と、
前記第1の電源電位が供給される第5の電源線と、
前記第4の電源線と前記第5の電源線との間に配置された第2のトランジスタであって、前記第2のトランジスタは導通状態になったときに前記第4の電源線と前記第5の電源線とを接続することで前記第5の電源線から前記第4の電源線に前記第1の電源電位を供給し、前記第2のトランジスタは非導通状態になったときに前記第4の電源線と前記第5の電源線とを電気的に切り離す、前記第2のトランジスタと、
前記第2の回路セル列に配置された第2の回路素子であって、当該回路素子は前記第3の電源線から供給される前記第2の電源電位と前記第4の電源線から供給される前記第1の電源電位との間の電源電圧で動作する、前記第2の回路素子と、を備えることを特徴とする、請求項1に記載の半導体装置。 - 前記第1の回路素子と前記第2の回路素子との間で信号を伝送する信号線を備えることを特徴とする、請求項4に記載の半導体装置。
- 前記第1乃至第4の電源線を含む第1の配線層と、前記第1の配線層の上方に形成され、前記信号線を含む第2の配線層とを含む多層配線構造を備えることを特徴とする、請求項5に記載の半導体装置。
- 前記第1の回路セル列は、前記第1の方向に延伸し第1の導電性を示す第1の領域と、前記第1の方向に延伸し、前記第1の領域と前記第1の方向と実質的に直行する第2の方向に並んで配置された第2の領域であって、前記第1の導電性と異なる第2の導電性を示す前記第2の領域とを含み、
前記第2の回路セル列は、前記第1の方向に延伸し前記第2の導電性を示す第3の領域と、前記第1の方向に延伸し、前記第3の領域と前記第2の方向に並んで配置された第4の領域であって、前記第1の導電性を示す前記第4の領域とを含み、
前記第1の回路セル列の前記第2の領域と前記第2の回路セル列の前記第3の領域とが電気的に接続されることを特徴とする、請求項1に記載の半導体装置。 - 前記第1のトランジスタが前記第1の回路セル列の前記第2の領域と前記第2の回路セル列の前記第3の領域とにまたがって配置されることを特徴とする、請求項7に記載の半導体装置。
- 前記第1の電源線が前記第1の回路セル列の前記第1の領域の上に配置され、
前記第2の電源線が前記第1の回路セル列の前記第2の領域の上に配置され、
前記第3の電源線が前記第2の回路セル列の前記第3の領域の上に配置されることを特徴とする、請求項8に記載の半導体装置。 - 前記第1の回路セル列は、前記第1の方向に並んで形成された機能回路領域とドライバ領域とを含み、前記第1の回路素子は、前記機能回路領域に配置され、前記第1のトランジスタは、前記ドライバ領域に配置されることを特徴とする、請求項1に記載の半導体装置。
- 前記第1の回路素子は複数の機能回路セルを含み、前記第1のトランジスタは、前記複数の機能回路セルのうちの2つの間に挿入されることを特徴とする、請求項1に記載の半導体装置。
- 前記第1の方向と実質的に直交する第2の方向に延伸し、第1のスルーホールを介して前記第2の電源線に接続される第4の電源線と、
前記第4の電源線と実質的に平行に、前記第2の方向に延伸された第5の電源線であって、第2のスルーホールを介して前記第3の電源線に接続される、前記第5の電源線と、をさらに備え、
前記第1のトランジスタが前記第4の電源線を介して前記第2の電源線に接続され、前記第5の電源線を介して前記第3の電源線に接続されることを特徴とする、請求項1に記載の半導体装置。 - 前記第1及び第2の回路セル列と前記第2の方向に並んで形成されたドライバ領域をさらに備え、
前記第1のトランジスタが前記ドライバ領域に形成されることを特徴とする、請求項12に記載の半導体装置。 - 第1の方向に延伸される複数の電源線であって、第1の電源電位が供給される第1の電源線と、第2の電源線と、第2の電源電位が供給される第3の電源線とを含む、前記複数の電源線と、
前記第1の方向に延伸する第1の回路セル列であって、前記第1及び第2の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第1の回路セル列と、
前記第2の電源線と前記第3の電源線との間に接続された第1のトランジスタであって、前記第1のトランジスタは導通状態になったときに前記第2の電源線と前記第3の電源線とを接続することで前記第3の電源線から前記第2の電源線に前記第2の電源電位を供給し、前記第1のトランジスタは非導通状態になったときに前記第2の電源線と前記第3の電源線とを電気的に切り離す、前記第1のトランジスタと、
前記第1の回路セル列に配置された第1の回路素子であって、当該回路素子は前記第1の電源線から供給される前記第1の電源電位と前記第2の電源線から供給される前記第2の電源電位との間の電源電圧で動作する、前記第1の回路素子と、を備えることを特徴とする半導体装置。 - 前記第1のトランジスタは、前記第1の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項14に記載の半導体装置。
- 前記第1のトランジスタは、前記第1の回路素子が前記活性状態のときに前記導通状態となり、前記第1の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項15に記載の半導体装置。
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