JPH07245347A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07245347A JPH07245347A JP6033345A JP3334594A JPH07245347A JP H07245347 A JPH07245347 A JP H07245347A JP 6033345 A JP6033345 A JP 6033345A JP 3334594 A JP3334594 A JP 3334594A JP H07245347 A JPH07245347 A JP H07245347A
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】
【目的】 高集積化に適しかつレイアウトが容易な半導
体集積回路を提供する。 【構成】 階層電源構成のインバータ列を構成するトラ
ンジスタＰ１、Ｐ２、Ｎ１、Ｎ２上に、高融点金属配線
層Ｗ、第２層目のアルミ配線層Ａｌ１、第３層目のアル
ミ配線層Ａｌ２をそれぞれ積層する。トランジスタＰ
１、Ｐ２、Ｎ１、Ｎ２間を接続するためのローカル配線
として高融点金属配線層Ｗを使用し、ローカルバス配線
ＬＢ１〜ＬＢ９、階層電源配線ＶCC′、ＶCC、ＶSS′、
ＶSSとして第２層目のアルミ配線層Ａｌ１を使用し、前
記各配線と交わるように、メインバスＭＢ１〜ＭＢ１
１、電源配線ＶCCとして第３層目のアルミ配線層Ａｌ２
を使用する。この結果、各配線層のレイアウトが容易に
なるとともに、従来必要であったメインバス領域が不要
となりレイアウト面積を低減することが可能となる。
体集積回路を提供する。 【構成】 階層電源構成のインバータ列を構成するトラ
ンジスタＰ１、Ｐ２、Ｎ１、Ｎ２上に、高融点金属配線
層Ｗ、第２層目のアルミ配線層Ａｌ１、第３層目のアル
ミ配線層Ａｌ２をそれぞれ積層する。トランジスタＰ
１、Ｐ２、Ｎ１、Ｎ２間を接続するためのローカル配線
として高融点金属配線層Ｗを使用し、ローカルバス配線
ＬＢ１〜ＬＢ９、階層電源配線ＶCC′、ＶCC、ＶSS′、
ＶSSとして第２層目のアルミ配線層Ａｌ１を使用し、前
記各配線と交わるように、メインバスＭＢ１〜ＭＢ１
１、電源配線ＶCCとして第３層目のアルミ配線層Ａｌ２
を使用する。この結果、各配線層のレイアウトが容易に
なるとともに、従来必要であったメインバス領域が不要
となりレイアウト面積を低減することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、それぞれが所定の機能を有する複数の半導体
素子を含む半導体素子群の上に順次積層された第１、第
２、および第３配線層を備えた半導体集積回路に関する
ものである。
し、特に、それぞれが所定の機能を有する複数の半導体
素子を含む半導体素子群の上に順次積層された第１、第
２、および第３配線層を備えた半導体集積回路に関する
ものである。
【０００２】
【従来の技術】従来、メガビットクラスの半導体記憶装
置、特に、ＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）では、ＥＳＳＣＩＲＣ ＰＲＯＣＥＥＤＩＮＧ，
Ｓｅｐ．１９９１，ｐｐ．２１−２４に示されているよ
うに２層のアルミ配線を使用したメモリセルアレイアー
キテクチャが主流となっている。
置、特に、ＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）では、ＥＳＳＣＩＲＣ ＰＲＯＣＥＥＤＩＮＧ，
Ｓｅｐ．１９９１，ｐｐ．２１−２４に示されているよ
うに２層のアルミ配線を使用したメモリセルアレイアー
キテクチャが主流となっている。
【０００３】以下、上記の２層のアルミ配線パターンを
用いた半導体集積回路について図面を参照しながら説明
する。図１３は、従来の半導体集積回路のチップ上の構
成を示す図である。
用いた半導体集積回路について図面を参照しながら説明
する。図１３は、従来の半導体集積回路のチップ上の構
成を示す図である。
【０００４】図１３を参照して、半導体集積回路は、２
行２列に配置された４つのメモリセルアレイ領域３１、
４つのメモリセルアレイ領域３１の間に設けられた周辺
回路領域３２を含む。また、各メモリアレイ領域３１
は、ロウ方向に配置された複数のサブアレイ３３、サブ
アレイ３３の間および両端に設けられた複数のセンスア
ンプブロック３４、複数のサブアレイ３３および複数の
センスアンプブロック３４に隣接して配置されるローデ
コーダ３５、最内端のセンスアンプブロック３４に隣接
して配置されるコラムデコーダ３６を含む。
行２列に配置された４つのメモリセルアレイ領域３１、
４つのメモリセルアレイ領域３１の間に設けられた周辺
回路領域３２を含む。また、各メモリアレイ領域３１
は、ロウ方向に配置された複数のサブアレイ３３、サブ
アレイ３３の間および両端に設けられた複数のセンスア
ンプブロック３４、複数のサブアレイ３３および複数の
センスアンプブロック３４に隣接して配置されるローデ
コーダ３５、最内端のセンスアンプブロック３４に隣接
して配置されるコラムデコーダ３６を含む。
【０００５】次に、図１３に示すサブアレイおよびセン
スアンプブロックの具体的な構成について説明する。図
１４は、図１３に示すサブアレイおよびセンスアンプブ
ロックの具体的な構成を示す図である。
スアンプブロックの具体的な構成について説明する。図
１４は、図１３に示すサブアレイおよびセンスアンプブ
ロックの具体的な構成を示す図である。
【０００６】図１４を参照して、サブアレイ３３は、複
数のメモリセルＭＣ、複数のビット線ＢＬ、／ＢＬ
（“／”は相補な信号配線を示す）、複数のワード線Ｗ
Ｌを含む。センスアンプブロック３４は、複数のセンス
アンプ３４ａを含む。サブアレイ３３は、フォールデッ
トビット線構成を採用している。
数のメモリセルＭＣ、複数のビット線ＢＬ、／ＢＬ
（“／”は相補な信号配線を示す）、複数のワード線Ｗ
Ｌを含む。センスアンプブロック３４は、複数のセンス
アンプ３４ａを含む。サブアレイ３３は、フォールデッ
トビット線構成を採用している。
【０００７】メモリセルＭＣは、それぞれ対応するビッ
ト線ＢＬ、／ＢＬおよびワード線ＷＬと接続される。ビ
ット線ＢＬ、／ＢＬはセンスアンプ３４ａと接続され
る。
ト線ＢＬ、／ＢＬおよびワード線ＷＬと接続される。ビ
ット線ＢＬ、／ＢＬはセンスアンプ３４ａと接続され
る。
【０００８】従来のＤＲＡＭでは、シリコン基板上に複
数のトランジスタ、キャパシタ等の半導体素子が形成さ
れ、その上に順次第１層目の高融点金属配線層Ｗ、第２
層目のアルミ配線層Ａｌ１、第３層目のアルミ配線層Ａ
ｌ２が積層される。
数のトランジスタ、キャパシタ等の半導体素子が形成さ
れ、その上に順次第１層目の高融点金属配線層Ｗ、第２
層目のアルミ配線層Ａｌ１、第３層目のアルミ配線層Ａ
ｌ２が積層される。
【０００９】図１４に示す領域では、１層目の高融点金
属配線層Ｗは、ビット線ＢＬ、／ＢＬとして使用され
る。２層目のアルミ配線層Ａｌ１は、ワード線ＷＬの一
部として使用され、具体的にはワード線ＷＬの時定数を
小さくするためのシャント（杭打ち）として使用され
る。３層目のアルミ配線層Ａｌ２は、図１３に示すコラ
ムデコーダ３６の出力信号を伝送するコラム選択線ＣＳ
Ｌとして使用される。
属配線層Ｗは、ビット線ＢＬ、／ＢＬとして使用され
る。２層目のアルミ配線層Ａｌ１は、ワード線ＷＬの一
部として使用され、具体的にはワード線ＷＬの時定数を
小さくするためのシャント（杭打ち）として使用され
る。３層目のアルミ配線層Ａｌ２は、図１３に示すコラ
ムデコーダ３６の出力信号を伝送するコラム選択線ＣＳ
Ｌとして使用される。
【００１０】上記のように、ビット線ＢＬ、／ＢＬを高
融点金属配線層Ｗで構成するのは、以下の理由による。
融点金属配線層Ｗで構成するのは、以下の理由による。
【００１１】ビット線ＢＬ、／ＢＬ自身の容量を低減し
て低消費電力化を図ったり、メモリセルＭＣから読出し
た信号振幅を大きくして動作マージンを確保したり、ビ
ット線ＢＬ、／ＢＬ間の容量を低減してビット線間のノ
イズを低減する必要がある。このため、ビット線ＢＬ、
／ＢＬを薄膜化する必要があり、ビット線ＢＬ、／ＢＬ
の抵抗が高くなる傾向にある。一方、ＤＲＡＭの高速化
のためにはビット線ＢＬ、／ＢＬは低抵抗化する必要が
ある。したがって、薄膜化しつつかつ低抵抗化するため
抵抗値の低い高融点金属配線層がビット線ＢＬ、／ＢＬ
として用いられる。また、ビット線ＢＬ、／ＢＬの材料
のシリコン基板中へのマイグレーションを防止するため
にも高融点金属配線層が用いられる。高融点金属として
は、従来、タングステンシリサイド（ＷＳｉ）が用いら
れたが、上記低抵抗化のため、近年では、タングステン
（Ｗ）やチタンシリサイド（ＴｉＳｉ）のより低抵抗の
材料が使われるようになってきている。
て低消費電力化を図ったり、メモリセルＭＣから読出し
た信号振幅を大きくして動作マージンを確保したり、ビ
ット線ＢＬ、／ＢＬ間の容量を低減してビット線間のノ
イズを低減する必要がある。このため、ビット線ＢＬ、
／ＢＬを薄膜化する必要があり、ビット線ＢＬ、／ＢＬ
の抵抗が高くなる傾向にある。一方、ＤＲＡＭの高速化
のためにはビット線ＢＬ、／ＢＬは低抵抗化する必要が
ある。したがって、薄膜化しつつかつ低抵抗化するため
抵抗値の低い高融点金属配線層がビット線ＢＬ、／ＢＬ
として用いられる。また、ビット線ＢＬ、／ＢＬの材料
のシリコン基板中へのマイグレーションを防止するため
にも高融点金属配線層が用いられる。高融点金属として
は、従来、タングステンシリサイド（ＷＳｉ）が用いら
れたが、上記低抵抗化のため、近年では、タングステン
（Ｗ）やチタンシリサイド（ＴｉＳｉ）のより低抵抗の
材料が使われるようになってきている。
【００１２】次に、図１３に示す周辺回路領域３２の領
域Ｘにおける構成についてさらに詳細に説明する。図１
５は、図１３に示す領域Ｘにおける半導体基板上の各領
域を示す拡大図である。
域Ｘにおける構成についてさらに詳細に説明する。図１
５は、図１３に示す領域Ｘにおける半導体基板上の各領
域を示す拡大図である。
【００１３】図１５を参照して、周辺回路領域の領域Ｘ
は、バス領域ＢＲ、ＮＭＯＳ領域ＮＲ、ＰＭＯＳ領域Ｐ
Ｒを含む。バス領域ＢＲ、ＮＭＯＳ領域ＮＲ、ＰＭＯＳ
領域ＰＲはそれぞれ領域Ｘの長辺に沿って交互に設定さ
れている。
は、バス領域ＢＲ、ＮＭＯＳ領域ＮＲ、ＰＭＯＳ領域Ｐ
Ｒを含む。バス領域ＢＲ、ＮＭＯＳ領域ＮＲ、ＰＭＯＳ
領域ＰＲはそれぞれ領域Ｘの長辺に沿って交互に設定さ
れている。
【００１４】バス領域ＢＲには、その上方に、３層目の
アルミ配線層Ａｌ２により周辺回路の信号を伝送するバ
ス配線が設けられ、ＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタ等の半導体素子は形成されない。ＮＭＯ
Ｓ領域ＮＲには、ＮＭＯＳトランジスタが配置される。
ＰＭＯＳ領域ＢＲにはＰＭＯＳトランジスタ等が配置さ
れる。以降、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ
とを併わせて回路領域と定義する。
アルミ配線層Ａｌ２により周辺回路の信号を伝送するバ
ス配線が設けられ、ＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタ等の半導体素子は形成されない。ＮＭＯ
Ｓ領域ＮＲには、ＮＭＯＳトランジスタが配置される。
ＰＭＯＳ領域ＢＲにはＰＭＯＳトランジスタ等が配置さ
れる。以降、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ
とを併わせて回路領域と定義する。
【００１５】次に、領域Ｘにおける３層目のアルミ配線
層の構成についてさらに詳細に説明する。図１６は、図
１３に示す領域Ｘにおける３層目のアルミ配線層の構成
を示す拡大図である。
層の構成についてさらに詳細に説明する。図１６は、図
１３に示す領域Ｘにおける３層目のアルミ配線層の構成
を示す拡大図である。
【００１６】図１６を参照して、バス領域ＢＲには、複
数のバス信号配線ＢＳＬが配置される。回路領域ＣＲに
は２本の電源配線ＶCCおよびＶSSが配置される。以降同
様に各領域上に各配線が繰返される。バス信号配線ＢＳ
Ｌおよび電源配線ＶCCおよびＶSSは３層目のアルミ配線
層Ａｌ２により形成される。
数のバス信号配線ＢＳＬが配置される。回路領域ＣＲに
は２本の電源配線ＶCCおよびＶSSが配置される。以降同
様に各領域上に各配線が繰返される。バス信号配線ＢＳ
Ｌおよび電源配線ＶCCおよびＶSSは３層目のアルミ配線
層Ａｌ２により形成される。
【００１７】回路領域ＣＲに形成される半導体素子に
は、１組の電源配線ＶCCおよびＶSSにより電源電圧ＶCC
およびＶSSが供給される。具体的には、３層目のアルミ
配線層Ａｌ２が２層目のアルミ配線層Ａｌ１とスルーホ
ールを介して接続され、２層目のアルミ配線層Ａｌ１は
コンタクトホールを介して回路領域ＣＲに形成された所
定の半導体素子と接続される。つまり、２層目のアルミ
配線層Ａｌ１が回路領域ＣＲ上に形成された半導体素子
とを接続するためのローカル配線として使用される。ま
た、バス領域ＢＲ上でも同様に１層目のアルミ配線Ａｌ
１がローカル配線として使用され、３層目のアルミ配線
層Ａｌ２により形成されたバス信号配線ＢＳＬと回路領
域ＣＲ上の所定の半導体素子とが接続される。
は、１組の電源配線ＶCCおよびＶSSにより電源電圧ＶCC
およびＶSSが供給される。具体的には、３層目のアルミ
配線層Ａｌ２が２層目のアルミ配線層Ａｌ１とスルーホ
ールを介して接続され、２層目のアルミ配線層Ａｌ１は
コンタクトホールを介して回路領域ＣＲに形成された所
定の半導体素子と接続される。つまり、２層目のアルミ
配線層Ａｌ１が回路領域ＣＲ上に形成された半導体素子
とを接続するためのローカル配線として使用される。ま
た、バス領域ＢＲ上でも同様に１層目のアルミ配線Ａｌ
１がローカル配線として使用され、３層目のアルミ配線
層Ａｌ２により形成されたバス信号配線ＢＳＬと回路領
域ＣＲ上の所定の半導体素子とが接続される。
【００１８】
【発明が解決しようとする課題】上記のように従来のＤ
ＲＡＭでは、１層目の高融点金属配線層Ｗは、メモリセ
ルアレイ領域３１においてビット線ＢＬ、／ＢＬとして
使用されていたが、周辺回路領域３２においてはほとん
ど使用されていなかった。これは、タングステンシリサ
イド（ＷＳｉ）で形成されていた従来の高融点金属配線
層Ｗでは、シート抵抗が大きく、回路領域ＣＲ上の半導
体素子間を接続するためのローカル配線として用いるに
は信号遅延が大きすぎたからである。
ＲＡＭでは、１層目の高融点金属配線層Ｗは、メモリセ
ルアレイ領域３１においてビット線ＢＬ、／ＢＬとして
使用されていたが、周辺回路領域３２においてはほとん
ど使用されていなかった。これは、タングステンシリサ
イド（ＷＳｉ）で形成されていた従来の高融点金属配線
層Ｗでは、シート抵抗が大きく、回路領域ＣＲ上の半導
体素子間を接続するためのローカル配線として用いるに
は信号遅延が大きすぎたからである。
【００１９】したがって、上記のように第２層目のアル
ミ配線層をローカル配線として使用し、３層目のアルミ
配線層のうち回路領域上の部分を電源配線として使用
し、その他の部分はバス信号配線として使用する必要が
あるため、半導体基板上には回路領域以外に半導体素子
が形成されないバス領域を設ける必要があった。この結
果、半導体集積回路の高集積化を達成できないという問
題点があった。
ミ配線層をローカル配線として使用し、３層目のアルミ
配線層のうち回路領域上の部分を電源配線として使用
し、その他の部分はバス信号配線として使用する必要が
あるため、半導体基板上には回路領域以外に半導体素子
が形成されないバス領域を設ける必要があった。この結
果、半導体集積回路の高集積化を達成できないという問
題点があった。
【００２０】しかしながら、最近従来に比べ、シート抵
抗が小さな高融点金属配線層の使用が可能になってき
た。具体的には、タングステン（Ｗ）やチタンシリサイ
ド（ＴｉＳｉ）とうの高融点金属材料である。このよう
な材料で形成された高融点金属配線層を周辺回路領域の
配線として使用すれば、上記の信号遅延のような問題が
発生しない。したがって、従来ビット線ＢＬ、／ＢＬと
してのみ使用されていた高融点金属配線層を利用した新
しいレイアウトの創作が可能となる。
抗が小さな高融点金属配線層の使用が可能になってき
た。具体的には、タングステン（Ｗ）やチタンシリサイ
ド（ＴｉＳｉ）とうの高融点金属材料である。このよう
な材料で形成された高融点金属配線層を周辺回路領域の
配線として使用すれば、上記の信号遅延のような問題が
発生しない。したがって、従来ビット線ＢＬ、／ＢＬと
してのみ使用されていた高融点金属配線層を利用した新
しいレイアウトの創作が可能となる。
【００２１】本発明の目的は、レイアウトが容易でかつ
高集積化に適する半導体集積回路を提供することであ
る。
高集積化に適する半導体集積回路を提供することであ
る。
【００２２】本発明のさらに他の目的は、複数の電源配
線からなる階層電源のレイアウトが容易となる半導体集
積回路を提供することである。
線からなる階層電源のレイアウトが容易となる半導体集
積回路を提供することである。
【００２３】本発明のさらに他の目的は、半導体集積回
路の周辺回路のメインバスの配線容量を低減し、メイン
バスでの信号伝達を高速化することができる半導体集積
回路を提供することである。
路の周辺回路のメインバスの配線容量を低減し、メイン
バスでの信号伝達を高速化することができる半導体集積
回路を提供することである。
【００２４】本発明のさらに他の目的は、半導体集積回
路の周辺回路の信号配線のクロストークを低減し、信号
配線のノイズを低減することができる半導体集積回路を
提供することである。
路の周辺回路の信号配線のクロストークを低減し、信号
配線のノイズを低減することができる半導体集積回路を
提供することである。
【００２５】本発明のさらに他の目的は、半導体集積回
路内の回路のラッチアップを防止することができる半導
体集積回路を提供することである。
路内の回路のラッチアップを防止することができる半導
体集積回路を提供することである。
【００２６】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、半導体基板上に形成され、それぞれが所定の
機能を有する複数の半導体素子を含む半導体素子群と、
半導体素子群の上に積層され、半導体素子間を接続する
ためのローカル配線を含む第１配線層と、第１配線層の
上に積層され、第１方向に延在した第２配線層と、第２
配線層の上に積層され、第１方向と交わる第２方向に延
在した第３配線層とを含む。
積回路は、半導体基板上に形成され、それぞれが所定の
機能を有する複数の半導体素子を含む半導体素子群と、
半導体素子群の上に積層され、半導体素子間を接続する
ためのローカル配線を含む第１配線層と、第１配線層の
上に積層され、第１方向に延在した第２配線層と、第２
配線層の上に積層され、第１方向と交わる第２方向に延
在した第３配線層とを含む。
【００２７】請求項２記載の半導体集積回路は、請求項
１記載の半導体集積回路の構成に加え、第３配線層が延
在する第２方向は、半導体素子群の長手方向であり、第
３配線層は、半導体素子群のためのメインバス配線を含
み、第２配線層は、半導体素子群のためのローカルバス
配線を含む。
１記載の半導体集積回路の構成に加え、第３配線層が延
在する第２方向は、半導体素子群の長手方向であり、第
３配線層は、半導体素子群のためのメインバス配線を含
み、第２配線層は、半導体素子群のためのローカルバス
配線を含む。
【００２８】請求項３記載の半導体集積回路は、請求項
１記載の半導体集積回路の構成に加え、第２配線層は、
半導体素子群へ階層電源電圧を供給する階層電源配線を
含む。
１記載の半導体集積回路の構成に加え、第２配線層は、
半導体素子群へ階層電源電圧を供給する階層電源配線を
含む。
【００２９】請求項４記載の半導体集積回路は、請求項
１記載の半導体集積回路の構成に加え、第２配線層は、
半導体素子群へ電源電圧を供給する電源配線を含み、第
３配線層は、半導体素子群から所定の信号を入出力する
信号配線を含み、上記電源配線は、上記信号配線を覆う
ように配置されている。
１記載の半導体集積回路の構成に加え、第２配線層は、
半導体素子群へ電源電圧を供給する電源配線を含み、第
３配線層は、半導体素子群から所定の信号を入出力する
信号配線を含み、上記電源配線は、上記信号配線を覆う
ように配置されている。
【００３０】請求項５記載の半導体集積回路は、請求項
４記載の半導体集積回路の構成に加え、第２配線層は、
電源配線の一部をくり抜き、第１配線層または半導体素
子群と第３配線層とを接続するための接続部を含む。
４記載の半導体集積回路の構成に加え、第２配線層は、
電源配線の一部をくり抜き、第１配線層または半導体素
子群と第３配線層とを接続するための接続部を含む。
【００３１】請求項６記載の半導体集積回路は、請求項
１記載の半導体集積回路の構成に加え、半導体素子群
は、第１導電型の半導体素子と、第１導電型と異なる第
２導電型の半導体素子とを含み、半導体基板は、第１導
電型の半導体素子が形成される第１領域と、第１領域に
隣接して配置され、第２導電型の半導体素子が形成され
る第２領域と、第２領域に隣接して配置され、第２導電
型の半導体素子が形成される第３領域領域と、第３領域
に隣接して配置され、第１導電型の半導体素子が形成さ
れる第４領域とを含む。
１記載の半導体集積回路の構成に加え、半導体素子群
は、第１導電型の半導体素子と、第１導電型と異なる第
２導電型の半導体素子とを含み、半導体基板は、第１導
電型の半導体素子が形成される第１領域と、第１領域に
隣接して配置され、第２導電型の半導体素子が形成され
る第２領域と、第２領域に隣接して配置され、第２導電
型の半導体素子が形成される第３領域領域と、第３領域
に隣接して配置され、第１導電型の半導体素子が形成さ
れる第４領域とを含む。
【００３２】請求項７記載の半導体集積回路は、請求項
６記載の半導体集積回路の構成に加え、第２配線層は、
上記第１ないし第４領域に対して１組の階層電源電圧を
供給する階層電源配線を含む。
６記載の半導体集積回路の構成に加え、第２配線層は、
上記第１ないし第４領域に対して１組の階層電源電圧を
供給する階層電源配線を含む。
【００３３】請求項８記載の半導体集積回路は、請求項
１記載の半導体集積回路の構成に加え、半導体素子群
は、第１導電型の半導体素子と、第１導電型と異なる第
２導電型の半導体素子とを含み、半導体基板は、第１導
電型の半導体素子が形成される第１領域と第１領域に隣
接して配置され第２導電型の半導体素子が形成される第
２領域とを含む複数の回路領域を含み、上記複数の回路
領域の中の１つの回路領域は、１組の階層電源電圧を発
生するためのスイッチ素子を形成するスイッチ素子領域
を含み、第３配線層は、上記１つの回路領域から発生さ
れる１組の階層電源電圧を他の回路領域へ供給する階層
電源配線を含む。
１記載の半導体集積回路の構成に加え、半導体素子群
は、第１導電型の半導体素子と、第１導電型と異なる第
２導電型の半導体素子とを含み、半導体基板は、第１導
電型の半導体素子が形成される第１領域と第１領域に隣
接して配置され第２導電型の半導体素子が形成される第
２領域とを含む複数の回路領域を含み、上記複数の回路
領域の中の１つの回路領域は、１組の階層電源電圧を発
生するためのスイッチ素子を形成するスイッチ素子領域
を含み、第３配線層は、上記１つの回路領域から発生さ
れる１組の階層電源電圧を他の回路領域へ供給する階層
電源配線を含む。
【００３４】請求項９記載の半導体集積回路は、行およ
び列方向に配置された複数のメモリセルを含むメモリセ
ルアレイと、メモリセルアレイの周辺に配置され、それ
ぞれが所定の機能を有する複数の半導体素子を含む周辺
半導体素子群と、メモリセルアレイおよび周辺半導体素
子群の上に積層され、メモリセルに接続されるビット線
および半導体素子と接続されるローカル配線を含む第１
配線層と、第１配線層の上に積層され、第１方向に延在
したメインバス配線を含む第２配線層と、第２配線層の
上に積層され、第１方向と交わる第２方向に延在したロ
ーカルバス配線を含む第３配線層とを含む。
び列方向に配置された複数のメモリセルを含むメモリセ
ルアレイと、メモリセルアレイの周辺に配置され、それ
ぞれが所定の機能を有する複数の半導体素子を含む周辺
半導体素子群と、メモリセルアレイおよび周辺半導体素
子群の上に積層され、メモリセルに接続されるビット線
および半導体素子と接続されるローカル配線を含む第１
配線層と、第１配線層の上に積層され、第１方向に延在
したメインバス配線を含む第２配線層と、第２配線層の
上に積層され、第１方向と交わる第２方向に延在したロ
ーカルバス配線を含む第３配線層とを含む。
【００３５】
【作用】請求項１記載の半導体集積回路においては、第
１配線層が半導体素子を接続するローカル配線として使
用され、第２および第３配線層は互いに交わる方向に延
在しているので、第３配線層の任意の配線と第２配線層
の任意の配線とは必ず１ヶ所で交差する。したがって、
その交差点を接続することにより第２および第３配線層
の任意の配線を接続することができ、さらに、ローカル
配線の第１配線層を用いて第２配線層と任意の半導体素
子とを接続することができる。この結果、第２および第
３配線層に電源配線および信号配線等の配線を任意にレ
イアウトすることができ、レイアウトが容易となるとと
もに、半導体基板上に半導体素子を形成しないバス領域
を設ける必要がなく、半導体集積回路を高集積化するこ
とができる。
１配線層が半導体素子を接続するローカル配線として使
用され、第２および第３配線層は互いに交わる方向に延
在しているので、第３配線層の任意の配線と第２配線層
の任意の配線とは必ず１ヶ所で交差する。したがって、
その交差点を接続することにより第２および第３配線層
の任意の配線を接続することができ、さらに、ローカル
配線の第１配線層を用いて第２配線層と任意の半導体素
子とを接続することができる。この結果、第２および第
３配線層に電源配線および信号配線等の配線を任意にレ
イアウトすることができ、レイアウトが容易となるとと
もに、半導体基板上に半導体素子を形成しないバス領域
を設ける必要がなく、半導体集積回路を高集積化するこ
とができる。
【００３６】請求項２記載の半導体集積回路において
は、半導体素子群の長手方向にメインバス配線として第
３配線層を形成し、メインバス配線と交わる方向にロー
カルバス配線として第２配線層を形成し、第２配線層は
第３配線層と第１配線層との間に配置されるので第２配
線層の配線容量が大きくなるのに対し、第３配線層の配
線容量は小さくなるので、配線容量の小さいメインバス
配線を用いて高速に信号を伝達することが可能となる。
は、半導体素子群の長手方向にメインバス配線として第
３配線層を形成し、メインバス配線と交わる方向にロー
カルバス配線として第２配線層を形成し、第２配線層は
第３配線層と第１配線層との間に配置されるので第２配
線層の配線容量が大きくなるのに対し、第３配線層の配
線容量は小さくなるので、配線容量の小さいメインバス
配線を用いて高速に信号を伝達することが可能となる。
【００３７】請求項３記載の半導体集積回路において
は、第２配線層を半導体素子群へ階層電源電圧を供給す
る階層電源配線として用いることができるので、階層電
源配線のレイアウトが容易となる。
は、第２配線層を半導体素子群へ階層電源電圧を供給す
る階層電源配線として用いることができるので、階層電
源配線のレイアウトが容易となる。
【００３８】請求項４記載の半導体集積回路において
は、電源配線である第２配線層が信号配線である第３配
線層を覆うように配置されているので、第２配線層シー
ルドとしての効果を奏し、第１配線層と第３配線層との
クロストークを低減し、第３配線層の信号配線のノイズ
を低減することが可能となる。
は、電源配線である第２配線層が信号配線である第３配
線層を覆うように配置されているので、第２配線層シー
ルドとしての効果を奏し、第１配線層と第３配線層との
クロストークを低減し、第３配線層の信号配線のノイズ
を低減することが可能となる。
【００３９】請求項５記載の半導体集積回路において
は、電源配線として用いられている第２配線層の一部を
くり抜く、第１配線層または半導体素子群と第３配線層
との接続部として使用しているため、電源配線を広く取
っても容易に第１配線層または半導体素子群と第３配線
層とを接続することができ、レイアウトが容易となる。
は、電源配線として用いられている第２配線層の一部を
くり抜く、第１配線層または半導体素子群と第３配線層
との接続部として使用しているため、電源配線を広く取
っても容易に第１配線層または半導体素子群と第３配線
層とを接続することができ、レイアウトが容易となる。
【００４０】請求項６記載の半導体集積回路において
は、第１導電型の半導体素子が形成される第１領域と第
４領域との間に２つの第２導電型の半導体素子が形成さ
れる第２および第３領域が配置されているので、第１領
域と第４領域との間が広くなり、各領域に形成される回
路のラッチアップを防止することが可能となる。
は、第１導電型の半導体素子が形成される第１領域と第
４領域との間に２つの第２導電型の半導体素子が形成さ
れる第２および第３領域が配置されているので、第１領
域と第４領域との間が広くなり、各領域に形成される回
路のラッチアップを防止することが可能となる。
【００４１】請求項７記載の半導体集積回路において
は、第１ないし第４領域に対して第２配線層により１組
の階層電源電圧が供給されているので、電源配線の数が
削減され、第２配線層のレイアウトが容易になる。
は、第１ないし第４領域に対して第２配線層により１組
の階層電源電圧が供給されているので、電源配線の数が
削減され、第２配線層のレイアウトが容易になる。
【００４２】請求項８記載の半導体集積回路において
は、複数の回路領域のうち１つの回路領域に１組の階層
電源電圧を発生させるためのスイッチ素子を形成するス
イッチ素子領域を設け、発生した１組の階層電源電圧を
他の回路領域へ供給しているので、スイッチ領域の面積
を低減することが可能となり、半導体集積回路の高集積
化を達成することが可能となる。
は、複数の回路領域のうち１つの回路領域に１組の階層
電源電圧を発生させるためのスイッチ素子を形成するス
イッチ素子領域を設け、発生した１組の階層電源電圧を
他の回路領域へ供給しているので、スイッチ領域の面積
を低減することが可能となり、半導体集積回路の高集積
化を達成することが可能となる。
【００４３】請求項９記載の半導体集積回路において
は、第１配線層をメモリセルに接続されるビット線およ
び半導体素子を接続するローカル配線として使用し、第
２および第３配線層が互いに直交するように延在してい
るので、第２配線層の任意の配線と第３配線層の任意の
配線とは必ず１ヵ所で交差する。したがって、その交差
点を接続することにより第２配線層および第３配線層の
任意の信号配線を接続することができ、さらに、第２配
線層と第１配線層とを接続することにより周辺半導体素
子群と接続することが可能となる。この結果、第３配線
層の任意の配線と周辺半導体素子群とを容易に接続する
ことができ、レイアウトが容易となるとともに、周辺半
導体素子群が設けられる領域に半導体素子を形成しない
バス領域を設ける必要がなく、半導体集積回路の高集積
化を達成することが可能となる。
は、第１配線層をメモリセルに接続されるビット線およ
び半導体素子を接続するローカル配線として使用し、第
２および第３配線層が互いに直交するように延在してい
るので、第２配線層の任意の配線と第３配線層の任意の
配線とは必ず１ヵ所で交差する。したがって、その交差
点を接続することにより第２配線層および第３配線層の
任意の信号配線を接続することができ、さらに、第２配
線層と第１配線層とを接続することにより周辺半導体素
子群と接続することが可能となる。この結果、第３配線
層の任意の配線と周辺半導体素子群とを容易に接続する
ことができ、レイアウトが容易となるとともに、周辺半
導体素子群が設けられる領域に半導体素子を形成しない
バス領域を設ける必要がなく、半導体集積回路の高集積
化を達成することが可能となる。
【００４４】
【実施例】次に、本発明の第１の実施例の半導体集積回
路であるＤＲＡＭについて図面を参照しながら説明す
る。本発明の第１の実施例のＤＲＡＭの構成は、周辺回
路領域を除いて図１３に示す従来のＤＲＡＭと同様であ
るので、周辺回路領域３２の領域Ｘ以外についての説明
を省略する。以下の各実施例では、この領域Ｘについて
詳細に説明する。図２は、本発明の第１の実施例の半導
体集積回路の周辺回路領域の領域Ｘにおける第２および
第３表面のアルミ配線層および半導体基板上の各領域を
示す図である。
路であるＤＲＡＭについて図面を参照しながら説明す
る。本発明の第１の実施例のＤＲＡＭの構成は、周辺回
路領域を除いて図１３に示す従来のＤＲＡＭと同様であ
るので、周辺回路領域３２の領域Ｘ以外についての説明
を省略する。以下の各実施例では、この領域Ｘについて
詳細に説明する。図２は、本発明の第１の実施例の半導
体集積回路の周辺回路領域の領域Ｘにおける第２および
第３表面のアルミ配線層および半導体基板上の各領域を
示す図である。
【００４５】図２に示す半導体集積回路では、階層電源
構成を採用している。階層電源構成とは、たとえば、１
９９３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒ
ｃｕｉｔ Ｄｉｇ．ｏｆ Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐ
ｐ．４７−４８で開示されている電源構成である。この
階層電源構成は、今後の高集積化によるＭＯＳトランジ
スタのしきい値の低下に伴なうサブスレッショルド電流
の増加を抑えるための構成であり、低電圧での回路の高
速動作を可能とするものである。図１１は、階層電源構
成の一例として、階層電源構成を作用したインバータ列
の構成を示す回路図である。図１１を参照して、たとえ
ば、インバータＩ１は、階層電源電圧Ｖ CCおよびＶSS′
と接続され、インバータＩ２は、階層電源電圧ＶCC′お
よびＶSSと接続される。階層電源電圧ＶCCとＶCC′との
間にはスイッチトランジスタＱ１が接続され、階層電源
電圧ＶSS′とＶSSとの間にはスイッチトランジスタＱ２
が接続される。上記の構成により、階層電源構成では、
階層電源電圧ＶCCおよびＶ SSの電源電圧に加えて、スイ
ッチトランジスタを介して出力される階層電源電圧
ＶCC′およびＶSS′の内部電源電圧を発生させ、これら
の電源電圧を用いて回路を構成するものである。
構成を採用している。階層電源構成とは、たとえば、１
９９３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒ
ｃｕｉｔ Ｄｉｇ．ｏｆ Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐ
ｐ．４７−４８で開示されている電源構成である。この
階層電源構成は、今後の高集積化によるＭＯＳトランジ
スタのしきい値の低下に伴なうサブスレッショルド電流
の増加を抑えるための構成であり、低電圧での回路の高
速動作を可能とするものである。図１１は、階層電源構
成の一例として、階層電源構成を作用したインバータ列
の構成を示す回路図である。図１１を参照して、たとえ
ば、インバータＩ１は、階層電源電圧Ｖ CCおよびＶSS′
と接続され、インバータＩ２は、階層電源電圧ＶCC′お
よびＶSSと接続される。階層電源電圧ＶCCとＶCC′との
間にはスイッチトランジスタＱ１が接続され、階層電源
電圧ＶSS′とＶSSとの間にはスイッチトランジスタＱ２
が接続される。上記の構成により、階層電源構成では、
階層電源電圧ＶCCおよびＶ SSの電源電圧に加えて、スイ
ッチトランジスタを介して出力される階層電源電圧
ＶCC′およびＶSS′の内部電源電圧を発生させ、これら
の電源電圧を用いて回路を構成するものである。
【００４６】図２を参照して、周辺回路領域の領域Ｘの
半導体基板上にはＮＭＯＳトランジスタ等が配置される
ＮＭＯＳ領域、およびＰＭＯＳトランジスタ等が配置さ
れるＰＭＯＳ領域が交互に配置される。ＮＭＯＳ領域お
よびＰＭＯＳ領域の配置の方向は、図１５に示す従来の
ＤＲＡＭにおける配置方向と９０°回転させた方向とな
っている。また、後述する第１ないし第３配線層により
従来半導体基板上に設けられていたバス領域は廃止され
ている。また、図１１に示すスイッチトランジスタＱ１
およびＱ２を含む階層電源スイッチ回路を形成する階層
電源スイッチ回路領域ＳＷＲは、ＰＭＯＳ領域およびＮ
ＭＯＳ領域の中央部分の各回路領域ごとに設けられてい
る。
半導体基板上にはＮＭＯＳトランジスタ等が配置される
ＮＭＯＳ領域、およびＰＭＯＳトランジスタ等が配置さ
れるＰＭＯＳ領域が交互に配置される。ＮＭＯＳ領域お
よびＰＭＯＳ領域の配置の方向は、図１５に示す従来の
ＤＲＡＭにおける配置方向と９０°回転させた方向とな
っている。また、後述する第１ないし第３配線層により
従来半導体基板上に設けられていたバス領域は廃止され
ている。また、図１１に示すスイッチトランジスタＱ１
およびＱ２を含む階層電源スイッチ回路を形成する階層
電源スイッチ回路領域ＳＷＲは、ＰＭＯＳ領域およびＮ
ＭＯＳ領域の中央部分の各回路領域ごとに設けられてい
る。
【００４７】ＰＭＯＳ領域およびＮＭＯＳ領域上に形成
された各半導体素子の接続は、第１層目の高融点金属配
線層Ｗ（図示省略）により行なわれる。高融点金属配線
層Ｗと各半導体素子とはコンタクトホールにより接続さ
れる。
された各半導体素子の接続は、第１層目の高融点金属配
線層Ｗ（図示省略）により行なわれる。高融点金属配線
層Ｗと各半導体素子とはコンタクトホールにより接続さ
れる。
【００４８】高融点金属配線層Ｗの上には縦方向つまり
領域Ｘの短辺方向に第２層目のアルミ配線層が積層され
る。アルミ配線層Ａｌ１は、後述するローカルバス配線
ＬＢおよび階層電源配線ＶCC、ＶCC′、ＶSS、ＶSS′と
して使用される。アルミ配線層Ａｌ１は、コンタクトホ
ールおよびスルーホールを介してＰＭＯＳ領域およびＮ
ＭＯＳ領域上の半導体素子および高融点金属配線層Ｗと
接続される。
領域Ｘの短辺方向に第２層目のアルミ配線層が積層され
る。アルミ配線層Ａｌ１は、後述するローカルバス配線
ＬＢおよび階層電源配線ＶCC、ＶCC′、ＶSS、ＶSS′と
して使用される。アルミ配線層Ａｌ１は、コンタクトホ
ールおよびスルーホールを介してＰＭＯＳ領域およびＮ
ＭＯＳ領域上の半導体素子および高融点金属配線層Ｗと
接続される。
【００４９】第２層目のアルミ配線層Ａｌ１の上には第
３層目のアルミ配線層Ａｌ２が積層される。アルミ配線
層Ａｌ２は、領域Ｘの長手方向に延在し、メインバス配
線ＭＢおよび電源配線ＶCC、ＶSSとして使用される。
３層目のアルミ配線層Ａｌ２が積層される。アルミ配線
層Ａｌ２は、領域Ｘの長手方向に延在し、メインバス配
線ＭＢおよび電源配線ＶCC、ＶSSとして使用される。
【００５０】次に、上記の領域Ｘについてさらに詳細に
説明する。図３は、図２に示す第２および第３層目のア
ルミ配線層および半導体基板上の各領域を示す拡大図で
ある。
説明する。図３は、図２に示す第２および第３層目のア
ルミ配線層および半導体基板上の各領域を示す拡大図で
ある。
【００５１】図３を参照して、ＰＭＯＳ領域には、第２
層目のアルミ配線層Ａｌ１から形成される階層電源配線
ＶCC′およびＶCC、複数のローカルバス配線ＬＢが縦方
向に延在している。ＮＭＯＳ領域には、第２層目のアル
ミ配線層Ａｌ１から形成される複数のローカルバス配線
ＬＢ、階層電源配線ＶSSおよびＶSS′が同様に縦方向に
延在している。一方、ＰＭＯＳ領域およびＮＭＯＳ領域
を横断して、第３層目のアルミ配線層Ａｌ２により形成
される複数のメインバスＭＢおよび電源配線Ｖ CCおよび
ＶSSが横方向に延在している。
層目のアルミ配線層Ａｌ１から形成される階層電源配線
ＶCC′およびＶCC、複数のローカルバス配線ＬＢが縦方
向に延在している。ＮＭＯＳ領域には、第２層目のアル
ミ配線層Ａｌ１から形成される複数のローカルバス配線
ＬＢ、階層電源配線ＶSSおよびＶSS′が同様に縦方向に
延在している。一方、ＰＭＯＳ領域およびＮＭＯＳ領域
を横断して、第３層目のアルミ配線層Ａｌ２により形成
される複数のメインバスＭＢおよび電源配線Ｖ CCおよび
ＶSSが横方向に延在している。
【００５２】次に、図２に示す領域Ｙについてさらに詳
細に説明する。図１は、図２に示す領域Ｙの拡大図であ
る。
細に説明する。図１は、図２に示す領域Ｙの拡大図であ
る。
【００５３】図１を参照して、ＰＭＯＳ領域には、ＰＭ
ＯＳトランジスタＰ１およびＰ２が形成される。ＮＭＯ
Ｓ領域には、ＮＭＯＳトランジスタＮ１およびＮ２が形
成される。各トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の上
には高融点金属配線層Ｗ（図中の斜線部、以下同様）か
らなるローカル配線層が形成される。ローカル配線層と
各トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は、コンタクト
ホール（図中斜線の小四角、以下同様）を介して接続さ
れる。
ＯＳトランジスタＰ１およびＰ２が形成される。ＮＭＯ
Ｓ領域には、ＮＭＯＳトランジスタＮ１およびＮ２が形
成される。各トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の上
には高融点金属配線層Ｗ（図中の斜線部、以下同様）か
らなるローカル配線層が形成される。ローカル配線層と
各トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は、コンタクト
ホール（図中斜線の小四角、以下同様）を介して接続さ
れる。
【００５４】高融点金属配線層Ｗの上には、２層目のア
ルミ配線層Ａｌ１が積層される。ＰＭＯＳ領域には、ア
ルミ配線層Ａｌ１から形成される階層電源配線ＶCC、Ｖ
CC′、ローカルバスＬＢ１〜ＬＢ４が縦方向に延在す
る。ＮＭＯＳ領域には、アルミ配線層Ａｌ１から形成さ
れるローカルバス配線ＬＢ５〜ＬＢ９、階層電源配線Ｖ
SS′およびＶSSが同様に縦方向に延在する。第２層目の
アルミ配線層Ａｌ１は、スルーホールまたはコンタクト
ホール（図中白い小四角、以降同様）を介して、トラン
ジスタＰ１、Ｐ２、Ｎ１、Ｎ２または高融点金属配線層
Ｗと接続される。
ルミ配線層Ａｌ１が積層される。ＰＭＯＳ領域には、ア
ルミ配線層Ａｌ１から形成される階層電源配線ＶCC、Ｖ
CC′、ローカルバスＬＢ１〜ＬＢ４が縦方向に延在す
る。ＮＭＯＳ領域には、アルミ配線層Ａｌ１から形成さ
れるローカルバス配線ＬＢ５〜ＬＢ９、階層電源配線Ｖ
SS′およびＶSSが同様に縦方向に延在する。第２層目の
アルミ配線層Ａｌ１は、スルーホールまたはコンタクト
ホール（図中白い小四角、以降同様）を介して、トラン
ジスタＰ１、Ｐ２、Ｎ１、Ｎ２または高融点金属配線層
Ｗと接続される。
【００５５】第２層目のアルミ配線層Ａｌ１の上には、
第３層目のアルミ配線層Ａｌ２が積層される。アルミ配
線層Ａｌ２から形成されるメインバス配線ＭＢ１〜ＭＢ
１１、電源配線ＶCCは、ＰＭＯＳ領域およびＮＭＯＳ領
域を横切って横方向に延在している。第３層目のアルミ
配線層Ａｌ２と第２層目のアルミ配線層Ａｌ１とは交差
点でスルーホールを介して接続され、たとえば、第３層
目の電源配線ＶCCと第２層目の階層電源配線ＶCCとはス
ルーホールＴＨを介して接続される。上記の構成によ
り、図１１に示すインバータＩ１およびＩ２ならびに階
層電源配線ＶCC、ＶCC′、ＶSS′、ＶSSが図２に示す領
域Ｙに形成される。
第３層目のアルミ配線層Ａｌ２が積層される。アルミ配
線層Ａｌ２から形成されるメインバス配線ＭＢ１〜ＭＢ
１１、電源配線ＶCCは、ＰＭＯＳ領域およびＮＭＯＳ領
域を横切って横方向に延在している。第３層目のアルミ
配線層Ａｌ２と第２層目のアルミ配線層Ａｌ１とは交差
点でスルーホールを介して接続され、たとえば、第３層
目の電源配線ＶCCと第２層目の階層電源配線ＶCCとはス
ルーホールＴＨを介して接続される。上記の構成によ
り、図１１に示すインバータＩ１およびＩ２ならびに階
層電源配線ＶCC、ＶCC′、ＶSS′、ＶSSが図２に示す領
域Ｙに形成される。
【００５６】上記のように、第２層目のアルミ配線層Ａ
ｌ１および第３層目のアルミ配線層Ａｌ２を電源配線
（階層電源配線）または信号配線（メインバス配線また
はローカルバス配線）として使用することができるの
で、従来のように、上部に信号配線のみを設けるための
バス領域つまり半導体素子が形成されない領域を半導体
基板上に設ける必要がなくなる。したがって、すべての
領域をＰＭＯＳ領域またはＮＭＯＳ領域として使用する
ことができ、半導体集積回路の高集積化を実現すること
が可能となる。
ｌ１および第３層目のアルミ配線層Ａｌ２を電源配線
（階層電源配線）または信号配線（メインバス配線また
はローカルバス配線）として使用することができるの
で、従来のように、上部に信号配線のみを設けるための
バス領域つまり半導体素子が形成されない領域を半導体
基板上に設ける必要がなくなる。したがって、すべての
領域をＰＭＯＳ領域またはＮＭＯＳ領域として使用する
ことができ、半導体集積回路の高集積化を実現すること
が可能となる。
【００５７】また、第２層目のアルミ配線層Ａｌ１と第
３層目のアルミ配線層Ａｌ２とは、交差して配置されて
いるので、各信号配線または電源配線とは必ず１ヶ所で
交差することになる。したがって、その交差点を接続す
ることにより第２層目のアルミ配線層Ａｌ１と第３層目
のアルミ配線層Ａｌ２とを任意に接続することが可能と
なり、半導体基板上でのレイアウトが非常に容易とな
る。
３層目のアルミ配線層Ａｌ２とは、交差して配置されて
いるので、各信号配線または電源配線とは必ず１ヶ所で
交差することになる。したがって、その交差点を接続す
ることにより第２層目のアルミ配線層Ａｌ１と第３層目
のアルミ配線層Ａｌ２とを任意に接続することが可能と
なり、半導体基板上でのレイアウトが非常に容易とな
る。
【００５８】また、本実施例では、第２層目のアルミ配
線層Ａｌ１は、高融点金属配線層Ｗと第３層目のアルミ
配線層Ａｌ２に挟まれて配置されているので、第２層目
のアルミ配線層Ａｌ１の配線容量が大きくなるのに対し
て、第３層目のアルミ配線層Ａｌ２の配線容量は小さく
なる。したがって、距離の長いメインバス配線ＭＢ１〜
ＭＢ１１を配線容量の小さい第３層目のアルミ配線層で
形成することができ、メインバス配線ＭＢ１〜ＭＢ１１
により信号を高速に伝達することが可能となり、装置の
高速応答性を改善することが可能となる。
線層Ａｌ１は、高融点金属配線層Ｗと第３層目のアルミ
配線層Ａｌ２に挟まれて配置されているので、第２層目
のアルミ配線層Ａｌ１の配線容量が大きくなるのに対し
て、第３層目のアルミ配線層Ａｌ２の配線容量は小さく
なる。したがって、距離の長いメインバス配線ＭＢ１〜
ＭＢ１１を配線容量の小さい第３層目のアルミ配線層で
形成することができ、メインバス配線ＭＢ１〜ＭＢ１１
により信号を高速に伝達することが可能となり、装置の
高速応答性を改善することが可能となる。
【００５９】また、第２または第３配線層のアルミ配線
Ａｌ１またはＡｌ２のうち同じ信号配線および電源配線
は１本だけ走らせばよく、図１６に示した従来の複数の
電源配線を同一方向に走らせていたものに比べ、レイア
ウト面積が低減され、電源配線のインピーダンスも小さ
くすることが可能となる。さらに、各トランジスタの配
置には全く無関係にメインバス配線をレイアウトするこ
とができるので、レイアウト面積の低減にも有効であ
る。
Ａｌ１またはＡｌ２のうち同じ信号配線および電源配線
は１本だけ走らせばよく、図１６に示した従来の複数の
電源配線を同一方向に走らせていたものに比べ、レイア
ウト面積が低減され、電源配線のインピーダンスも小さ
くすることが可能となる。さらに、各トランジスタの配
置には全く無関係にメインバス配線をレイアウトするこ
とができるので、レイアウト面積の低減にも有効であ
る。
【００６０】次に、図１に示す半導体集積回路を用いて
任意のメインバス配線から信号を入力し、または、信号
を出力する場合の具体的な例について説明する。図４
は、図１に示す領域Ｙ上でのメインバス配線による入出
力の具体例を示す図である。
任意のメインバス配線から信号を入力し、または、信号
を出力する場合の具体的な例について説明する。図４
は、図１に示す領域Ｙ上でのメインバス配線による入出
力の具体例を示す図である。
【００６１】図４を参照して、第２層目のアルミ配線層
Ａｌ１から形成されるローカルバス配線ＬＢ２と、第３
層目のアルミ配線層Ａｌ２から形成されるメインバス配
線ＭＢ３とはスルーホールＴＨ１で接続される。また、
ローカルバス配線ＬＢ３とメインバス配線ＭＢ１３と
は、スルーホールＴＨ２で接続される。この結果、図１
１に示す入力信号Ａをメインバス配線ＭＢ３から入力
し、出力信号Ｂをメインバス配線ＭＢ１２から出力する
ことが可能となる。したがって、上記のように任意のロ
ーカルバス配線とメインバス配線とを接続することによ
り、任意のメインバス配線から信号を入力し、または、
信号を出力することが可能となり、ローカルバスおよび
メインバスの配線が非常に容易となる。
Ａｌ１から形成されるローカルバス配線ＬＢ２と、第３
層目のアルミ配線層Ａｌ２から形成されるメインバス配
線ＭＢ３とはスルーホールＴＨ１で接続される。また、
ローカルバス配線ＬＢ３とメインバス配線ＭＢ１３と
は、スルーホールＴＨ２で接続される。この結果、図１
１に示す入力信号Ａをメインバス配線ＭＢ３から入力
し、出力信号Ｂをメインバス配線ＭＢ１２から出力する
ことが可能となる。したがって、上記のように任意のロ
ーカルバス配線とメインバス配線とを接続することによ
り、任意のメインバス配線から信号を入力し、または、
信号を出力することが可能となり、ローカルバスおよび
メインバスの配線が非常に容易となる。
【００６２】次に、本発明の第２実施例の半導体集積回
路について図面を参照しながら説明する。図５は、本発
明の第２の実施例の半導体集積回路の周辺回路領域の領
域Ｘにおける第２および第３層目のアルミ配線層および
半導体基板上の各領域を示す図である。
路について図面を参照しながら説明する。図５は、本発
明の第２の実施例の半導体集積回路の周辺回路領域の領
域Ｘにおける第２および第３層目のアルミ配線層および
半導体基板上の各領域を示す図である。
【００６３】図５を参照して、半導体基板上は複数の回
路領域（ＰＭＯＳ領域およびＮＭＯＳ領域を併せた領
域）に分けられている。各回路領域の上には高融点金属
配線層Ｗ（図示省略）からなるローカル配線層が形成さ
れ、その上に第２層目のアルミ配線層Ａｌ１が積層され
る。各回路領域の上には、第２層目のアルミ配線層Ａｌ
１から形成される電源配線ＶCCおよびＶSS、複数のロー
カルバス配線ＬＢ１、ＬＢ２，ＬＢ３，ＬＢ４が縦方向
に延在している。
路領域（ＰＭＯＳ領域およびＮＭＯＳ領域を併せた領
域）に分けられている。各回路領域の上には高融点金属
配線層Ｗ（図示省略）からなるローカル配線層が形成さ
れ、その上に第２層目のアルミ配線層Ａｌ１が積層され
る。各回路領域の上には、第２層目のアルミ配線層Ａｌ
１から形成される電源配線ＶCCおよびＶSS、複数のロー
カルバス配線ＬＢ１、ＬＢ２，ＬＢ３，ＬＢ４が縦方向
に延在している。
【００６４】第２層目のアルミ配線層Ａｌ１の上には、
第３層目のアルミ配線層Ａｌ２が積層される。第３層目
のアルミ配線層Ａｌ２により形成される電源配線ＶSSお
よびＶCC、メインバス配線ＭＢ１〜ＭＢ１０が複数の回
路領域を横切って横方向に延在している。上記のよう
に、図５に示す第２の実施例では、階層電源構成を採用
せず、通常の電源構成を採用している。
第３層目のアルミ配線層Ａｌ２が積層される。第３層目
のアルミ配線層Ａｌ２により形成される電源配線ＶSSお
よびＶCC、メインバス配線ＭＢ１〜ＭＢ１０が複数の回
路領域を横切って横方向に延在している。上記のよう
に、図５に示す第２の実施例では、階層電源構成を採用
せず、通常の電源構成を採用している。
【００６５】次に、図５に示す第２層目および第３層目
のアルミ配線層および半導体基板上の各領域についてさ
らに詳細に説明する。図６は、図５に示す各配線層およ
び半導体基板上の各領域を示す拡大図である。図６で
は、図１２に示すインバータを構成した例を示してい
る。
のアルミ配線層および半導体基板上の各領域についてさ
らに詳細に説明する。図６は、図５に示す各配線層およ
び半導体基板上の各領域を示す拡大図である。図６で
は、図１２に示すインバータを構成した例を示してい
る。
【００６６】図６を参照して、ＰＭＯＳ領域上にはＰＭ
ＯＳトランジスタＰ３が形成され、ＮＭＯＳ領域にはＮ
ＭＯＳトランジスタＮ３が形成される。各トランジスタ
Ｐ３、Ｎ３は第１層目の高融点金属配線層Ｗとコンタク
トホールを介して接続され、高融点金属配線層Ｗが各ト
ランジスタＰ３、Ｎ３のローカル配線として使用され
る。
ＯＳトランジスタＰ３が形成され、ＮＭＯＳ領域にはＮ
ＭＯＳトランジスタＮ３が形成される。各トランジスタ
Ｐ３、Ｎ３は第１層目の高融点金属配線層Ｗとコンタク
トホールを介して接続され、高融点金属配線層Ｗが各ト
ランジスタＰ３、Ｎ３のローカル配線として使用され
る。
【００６７】１層目の高融点金属配線層Ｗの上には、第
２層目のアルミ配線層Ａｌ１が堆積される。ＰＭＯＳ領
域の上方には第２層目のアルミ配線層Ａｌ１から形成さ
れる電源配線ＶCCが縦方向に全面に形成される。また、
ＮＭＯＳ領域の上方には同様に電源配線ＶSSが形成され
る。また、電源配線ＶCCおよびＶSSの一部はくり抜か
れ、後述するようにスルーホールを介して第３層目のア
ルミ配線層Ａｌ２と第１層目の高融点金属配線層Ｗとを
接続するための接続部として用いられる。
２層目のアルミ配線層Ａｌ１が堆積される。ＰＭＯＳ領
域の上方には第２層目のアルミ配線層Ａｌ１から形成さ
れる電源配線ＶCCが縦方向に全面に形成される。また、
ＮＭＯＳ領域の上方には同様に電源配線ＶSSが形成され
る。また、電源配線ＶCCおよびＶSSの一部はくり抜か
れ、後述するようにスルーホールを介して第３層目のア
ルミ配線層Ａｌ２と第１層目の高融点金属配線層Ｗとを
接続するための接続部として用いられる。
【００６８】第２層目のアルミ配線層Ａｌ１の上には第
３層目のアルミ配線層Ａｌ２が積層される。第３層目の
アルミ配線層Ａｌ２から形成されるメインバス配線ＭＢ
１〜ＭＢ１１は、ＰＭＯＳ領域およびＮＭＯＳ領域を横
切って横方向に延在している。第１層目の高融点金属配
線層Ｗ、第２層目のおよび第３層目のアルミ配線層Ａｌ
１およびＡｌ２のそれぞれの接続は第１の実施例と同様
である。
３層目のアルミ配線層Ａｌ２が積層される。第３層目の
アルミ配線層Ａｌ２から形成されるメインバス配線ＭＢ
１〜ＭＢ１１は、ＰＭＯＳ領域およびＮＭＯＳ領域を横
切って横方向に延在している。第１層目の高融点金属配
線層Ｗ、第２層目のおよび第３層目のアルミ配線層Ａｌ
１およびＡｌ２のそれぞれの接続は第１の実施例と同様
である。
【００６９】また、本実施例では、メインバス配線ＭＢ
２をインバータの入力配線とし、メインバス配線ＭＢ１
０をインバータの出力配線として使用している。メイン
バス配線ＭＢ２およびＭＢ１０がトランジスタＰ３およ
びＮ３と接近しているので、第２層目のアルミ配線層Ａ
ｌ１の電源配線ＶCCおよびＶSSの一部をくり抜き、くり
抜いた部分をメインバス配線ＭＢ２およびＭＢ１０と高
融点金属配線層Ｗとの接続部として使用している。した
がって、第１の実施例で示したローカルバス配線が不要
となっている。この結果、各トランジスタＰ３およびＮ
３からの配線長が短くなり、信号伝達速度が高速化され
る。また、電源配線ＶCCおよびＶSSを広く取りメインバ
ス配線ＭＢ１〜ＭＢ１１をほぼ覆うように配置すること
が可能となる。したがって、第１層目の高融点金属配線
層Ｗと第３層目のアルミ配線層Ａｌ２の間には、強化さ
れた電源配線ＶCCおよびＶSSが配置され、電源配線ＶCC
およびＶSSがシールド配線として作用し、第１層目の高
融点金属配線層と第３層目のアルミ配線層Ａｌ２との間
でのクロストークが低減され、信号配線のカップリング
ノイズが低減される。
２をインバータの入力配線とし、メインバス配線ＭＢ１
０をインバータの出力配線として使用している。メイン
バス配線ＭＢ２およびＭＢ１０がトランジスタＰ３およ
びＮ３と接近しているので、第２層目のアルミ配線層Ａ
ｌ１の電源配線ＶCCおよびＶSSの一部をくり抜き、くり
抜いた部分をメインバス配線ＭＢ２およびＭＢ１０と高
融点金属配線層Ｗとの接続部として使用している。した
がって、第１の実施例で示したローカルバス配線が不要
となっている。この結果、各トランジスタＰ３およびＮ
３からの配線長が短くなり、信号伝達速度が高速化され
る。また、電源配線ＶCCおよびＶSSを広く取りメインバ
ス配線ＭＢ１〜ＭＢ１１をほぼ覆うように配置すること
が可能となる。したがって、第１層目の高融点金属配線
層Ｗと第３層目のアルミ配線層Ａｌ２の間には、強化さ
れた電源配線ＶCCおよびＶSSが配置され、電源配線ＶCC
およびＶSSがシールド配線として作用し、第１層目の高
融点金属配線層と第３層目のアルミ配線層Ａｌ２との間
でのクロストークが低減され、信号配線のカップリング
ノイズが低減される。
【００７０】次に、第２の実施例の断面構造についてさ
らに詳細に説明する。図７は、図６に示す１−１′断面
を示す図である。
らに詳細に説明する。図７は、図６に示す１−１′断面
を示す図である。
【００７１】図７を参照して、たとえば、ＰチャネルＭ
ＯＳトランジスタＰ３のソースＳは、コンタクトホール
ＣＨ１を介して第２層目のアルミ配線層Ａｌ１の電源配
線Ｖ CCと接続される。一方、ドレインはコンタクトホー
ルＣＨ２を介して高融点金属配線層Ｗからなるローカル
配線ＲＬ２と接続される。また、高融点金属配線層Ｗか
らなるローカル配線ＲＬ１は、スルーホールＴＨ２を介
して電源配線ＶCCをくり抜いて形成された接続部ＥＬと
接続される。接続部ＥＬはスルーホールＴＨ１を介して
メインバス配線ＭＢ２と接続される。ＮＭＯＳトランジ
スタＮ３も同様に接続されている。上記のように、第２
層目のアルミ配線層Ａｌ１を電源配線として使用して
も、一部をくり抜き接続部として使用することにより第
１の実施例と同様に各配線のレイアウトが容易となる。
ＯＳトランジスタＰ３のソースＳは、コンタクトホール
ＣＨ１を介して第２層目のアルミ配線層Ａｌ１の電源配
線Ｖ CCと接続される。一方、ドレインはコンタクトホー
ルＣＨ２を介して高融点金属配線層Ｗからなるローカル
配線ＲＬ２と接続される。また、高融点金属配線層Ｗか
らなるローカル配線ＲＬ１は、スルーホールＴＨ２を介
して電源配線ＶCCをくり抜いて形成された接続部ＥＬと
接続される。接続部ＥＬはスルーホールＴＨ１を介して
メインバス配線ＭＢ２と接続される。ＮＭＯＳトランジ
スタＮ３も同様に接続されている。上記のように、第２
層目のアルミ配線層Ａｌ１を電源配線として使用して
も、一部をくり抜き接続部として使用することにより第
１の実施例と同様に各配線のレイアウトが容易となる。
【００７２】また、第２の実施例では、通常の電源構成
の場合について述べたが、第１の実施例と同様に階層電
源構成を用いても同様の効果を得ることができる。さら
に、電源配線の幅をＰＭＯＳ領域またはＮＭＯＳ領域よ
り拡大して電源配線の電気抵抗を下げることも可能であ
る。
の場合について述べたが、第１の実施例と同様に階層電
源構成を用いても同様の効果を得ることができる。さら
に、電源配線の幅をＰＭＯＳ領域またはＮＭＯＳ領域よ
り拡大して電源配線の電気抵抗を下げることも可能であ
る。
【００７３】次に、本発明の第３の実施例の半導体集積
回路について図面を参照しながら説明する。図８は、本
発明の第３の実施例の半導体集積回路の周辺回路領域の
領域Ｘにおける各配線層および半導体基板上の各領域を
示す拡大図である。第３の実施例では、第２の実施例に
示すインバータを第２層目のアルミ配線層Ａｌ１からな
るローカルバス配線ＬＢ１〜ＬＢ１１、および電源配線
ＶCC、ＶSSを用いて構成した例である。第３の実施例で
も、縦方向にローカルバスＬＢ１〜ＬＢ１１および電源
配線ＶCCおよびＶSSが延在し、横方向に第３層目のアル
ミ配線層Ａｌ２からなるメインバスＭＢ１〜ＭＢ１０お
よび電源配線ＶCCが延在し、両者はＰＭＯＳ領域または
ＮＭＯＳ領域上で交差するため、第１の実施例と同様の
効果を得ることができる。
回路について図面を参照しながら説明する。図８は、本
発明の第３の実施例の半導体集積回路の周辺回路領域の
領域Ｘにおける各配線層および半導体基板上の各領域を
示す拡大図である。第３の実施例では、第２の実施例に
示すインバータを第２層目のアルミ配線層Ａｌ１からな
るローカルバス配線ＬＢ１〜ＬＢ１１、および電源配線
ＶCC、ＶSSを用いて構成した例である。第３の実施例で
も、縦方向にローカルバスＬＢ１〜ＬＢ１１および電源
配線ＶCCおよびＶSSが延在し、横方向に第３層目のアル
ミ配線層Ａｌ２からなるメインバスＭＢ１〜ＭＢ１０お
よび電源配線ＶCCが延在し、両者はＰＭＯＳ領域または
ＮＭＯＳ領域上で交差するため、第１の実施例と同様の
効果を得ることができる。
【００７４】次に、本発明の第４の実施例の半導体集積
回路について図面を参照しながら説明する。図９は、本
発明の第４の実施例の半導体集積回路の周辺回路領域の
領域Ｘにおける各配線層および半導体基板上の各領域を
示す拡大図である。
回路について図面を参照しながら説明する。図９は、本
発明の第４の実施例の半導体集積回路の周辺回路領域の
領域Ｘにおける各配線層および半導体基板上の各領域を
示す拡大図である。
【００７５】図９に示す半導体集積回路では、図１１に
示す階層電源構成のインバータ列を２組の回路領域を用
いてレイアウトしたものである。図９を参照して、半導
体基板上では、ＰＭＯＳ領域、ＮＭＯＳ領域、ＮＭＯＳ
領域、ＰＭＯＳ領域の順に領域が分けられており、図面
の左側のＰＭＯＳ領域にはＰＭＯＳトランジスタＰ１が
形成され、左側のＮＭＯＳ領域にはＮＭＯＳトランジス
タＮ１が形成され、右側のＮＭＯＳ領域にはＮＭＯＳト
ランジスタＮ２が形成され、右側のＰＭＯＳ領域にはＰ
ＭＯＳトランジスタＰ２がそれぞれ形成されている。各
トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、第１層目の高融
点金属配線層Ｗ、第２層目のアルミ配線層Ａｌ１、第３
層目のアルミ配線層Ａｌ２のそれぞれの接続は図３に示
す半導体集積回路と同様であるので説明を省略する。図
９に示すインバータ列では、第２層目のアルミ配線層Ａ
ｌ１から形成されるローカルバス配線ＬＢｉｎからイン
バータＩ１の入力信号Ａが入力され、インバータＩ２の
出力信号Ｂがローカルバス配線ＬＢｏｕｔから出力され
る。ローカルバス配線ＬＢｉｎおよびＬＢｏｕｔはメイ
ンバス配線ＭＢと交差しており、任意のメインバス配線
ＭＢと接続することにより、所望のメインバス配線ＭＢ
からインバータ列への信号の入出力を行なうことが可能
となり第１の実施例と同様の効果を奏する。
示す階層電源構成のインバータ列を２組の回路領域を用
いてレイアウトしたものである。図９を参照して、半導
体基板上では、ＰＭＯＳ領域、ＮＭＯＳ領域、ＮＭＯＳ
領域、ＰＭＯＳ領域の順に領域が分けられており、図面
の左側のＰＭＯＳ領域にはＰＭＯＳトランジスタＰ１が
形成され、左側のＮＭＯＳ領域にはＮＭＯＳトランジス
タＮ１が形成され、右側のＮＭＯＳ領域にはＮＭＯＳト
ランジスタＮ２が形成され、右側のＰＭＯＳ領域にはＰ
ＭＯＳトランジスタＰ２がそれぞれ形成されている。各
トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、第１層目の高融
点金属配線層Ｗ、第２層目のアルミ配線層Ａｌ１、第３
層目のアルミ配線層Ａｌ２のそれぞれの接続は図３に示
す半導体集積回路と同様であるので説明を省略する。図
９に示すインバータ列では、第２層目のアルミ配線層Ａ
ｌ１から形成されるローカルバス配線ＬＢｉｎからイン
バータＩ１の入力信号Ａが入力され、インバータＩ２の
出力信号Ｂがローカルバス配線ＬＢｏｕｔから出力され
る。ローカルバス配線ＬＢｉｎおよびＬＢｏｕｔはメイ
ンバス配線ＭＢと交差しており、任意のメインバス配線
ＭＢと接続することにより、所望のメインバス配線ＭＢ
からインバータ列への信号の入出力を行なうことが可能
となり第１の実施例と同様の効果を奏する。
【００７６】また、ＰＭＯＳ領域の間に２つのＮＭＯＳ
領域を配置しているので、ＰＭＯＳ領域の間が広くなり
回路のラッチアップを防止することが可能となる。各領
域を逆にした場合も同様である。
領域を配置しているので、ＰＭＯＳ領域の間が広くなり
回路のラッチアップを防止することが可能となる。各領
域を逆にした場合も同様である。
【００７７】さらに、各ＰＭＯＳ領域およびＮＭＯＳ領
域にそれぞれ所定の階層電源電圧のうち１つを供給すれ
ばよいので、２つの回路領域に対して１組の階層電源電
圧を供給するだけでよく、階層電源配線の数が削減さ
れ、高集積化に適するとともに、ローカルバスのレイア
ウトが容易となる。
域にそれぞれ所定の階層電源電圧のうち１つを供給すれ
ばよいので、２つの回路領域に対して１組の階層電源電
圧を供給するだけでよく、階層電源配線の数が削減さ
れ、高集積化に適するとともに、ローカルバスのレイア
ウトが容易となる。
【００７８】次に、本発明の第５の実施例の半導体集積
回路について図面を参照しながら説明する。図１０は、
本発明の第５の実施例の半導体集積回路の周辺回路領域
の領域Ｘにおける各配線層および半導体基板上の各領域
を示す拡大図である。
回路について図面を参照しながら説明する。図１０は、
本発明の第５の実施例の半導体集積回路の周辺回路領域
の領域Ｘにおける各配線層および半導体基板上の各領域
を示す拡大図である。
【００７９】第１の実施例では１組の回路領域に対して
１組の階層電源構成のためのスイッチ領域を必要とした
が、第５の実施例では複数の回路領域に対して１組の階
層電源構成のためのスイッチ領域を用いたレイアウトを
示したものである。
１組の階層電源構成のためのスイッチ領域を必要とした
が、第５の実施例では複数の回路領域に対して１組の階
層電源構成のためのスイッチ領域を用いたレイアウトを
示したものである。
【００８０】図１０を参照して、半導体基板上には、Ｐ
ＭＯＳ領域ＰＭＯＳ１およびＮＭＯＳ領域ＮＭＯＳ１か
らなる第１回路領域が設定され、同様に第２および第３
回路領域が設定されている。領域Ｚには、図１に示す部
分が該当する。階層電源のスイッチ領域は、第１回路領
域内のスイッチ領域ＳＷ１およびＳＷ２に設けられる。
その他の第２および第３回路領域にはスイッチ領域は設
けられていない。また、スイッチ領域ＳＷ１およびＳＷ
２の上方には、第３層目のアルミ配線層Ａｌ２から形成
される階層電源配線ＶCC、ＶCC′、ＶSS′、ＶSSが第１
ないし第３回路領域を横切って横方向に延在している。
したがって、スイッチ領域ＳＷ１およびＳＷ２で発生さ
れた階層電源電圧は階層電源配線ＶCC、ＶCC′、
ＶSS′、ＶSSにより第２回路領域および第３回路領域へ
供給される。この結果、１組の階層電源のスイッチ領域
のみを用いて複数の回路領域へ階層電源電圧を供給する
ことができ、スイッチ領域の面積を低減することが可能
となり、さらに高集積化が可能となる。また、面積の低
減により各配線層のレイアウトも容易となる。
ＭＯＳ領域ＰＭＯＳ１およびＮＭＯＳ領域ＮＭＯＳ１か
らなる第１回路領域が設定され、同様に第２および第３
回路領域が設定されている。領域Ｚには、図１に示す部
分が該当する。階層電源のスイッチ領域は、第１回路領
域内のスイッチ領域ＳＷ１およびＳＷ２に設けられる。
その他の第２および第３回路領域にはスイッチ領域は設
けられていない。また、スイッチ領域ＳＷ１およびＳＷ
２の上方には、第３層目のアルミ配線層Ａｌ２から形成
される階層電源配線ＶCC、ＶCC′、ＶSS′、ＶSSが第１
ないし第３回路領域を横切って横方向に延在している。
したがって、スイッチ領域ＳＷ１およびＳＷ２で発生さ
れた階層電源電圧は階層電源配線ＶCC、ＶCC′、
ＶSS′、ＶSSにより第２回路領域および第３回路領域へ
供給される。この結果、１組の階層電源のスイッチ領域
のみを用いて複数の回路領域へ階層電源電圧を供給する
ことができ、スイッチ領域の面積を低減することが可能
となり、さらに高集積化が可能となる。また、面積の低
減により各配線層のレイアウトも容易となる。
【００８１】上記各実施例では、従来ビット線にのみ用
いていた高融点金属配線層と２層のアルミ配線層を利用
して周辺回路をレイアウトすることにより、周辺回路の
レイアウト面積の大幅な低減が図られる。また、電源配
線のインピーダンスも低減することができ、信号配線の
容量と信号配線間のノイズを低減することが可能とな
る。また、メインバス配線に対して所定のトランジスタ
を制限なく容易に配置することができるため、レイアウ
トのフレキシビリティが格段に向上して、レイアウトの
ＣＡＤ化が容易となる。この結果、レイアウトに要する
時間も大幅に短縮される。さらに、半導体集積回路の高
速化、低消費電力化、動作マージンの拡大、および高集
積化が実現される。
いていた高融点金属配線層と２層のアルミ配線層を利用
して周辺回路をレイアウトすることにより、周辺回路の
レイアウト面積の大幅な低減が図られる。また、電源配
線のインピーダンスも低減することができ、信号配線の
容量と信号配線間のノイズを低減することが可能とな
る。また、メインバス配線に対して所定のトランジスタ
を制限なく容易に配置することができるため、レイアウ
トのフレキシビリティが格段に向上して、レイアウトの
ＣＡＤ化が容易となる。この結果、レイアウトに要する
時間も大幅に短縮される。さらに、半導体集積回路の高
速化、低消費電力化、動作マージンの拡大、および高集
積化が実現される。
【００８２】上記実施例では、ＤＲＡＭについて述べた
が、他の半導体集積回路であっても３層の配線層を利用
することができるものであれば同様に適用することが可
能である。また、ＤＲＡＭでは、従来からビット線の形
成に用いられていた高融点金属配線層をそのまま利用す
ることができ、製造工程も増加せず同様の効果を得るこ
とができる。
が、他の半導体集積回路であっても３層の配線層を利用
することができるものであれば同様に適用することが可
能である。また、ＤＲＡＭでは、従来からビット線の形
成に用いられていた高融点金属配線層をそのまま利用す
ることができ、製造工程も増加せず同様の効果を得るこ
とができる。
【００８３】
【発明の効果】請求項１記載の半導体集積回路において
は、従来必要であったメインバス領域が不要となり、高
集積化を達成することができるとともに、各信号配線お
よび各電源配線等のレイアウトが容易となる。
は、従来必要であったメインバス領域が不要となり、高
集積化を達成することができるとともに、各信号配線お
よび各電源配線等のレイアウトが容易となる。
【００８４】請求項２記載の半導体集積回路において
は、請求項１記載の半導体集積回路の効果に加え、メイ
ンバス配線の配線容量が低下し、メインバス配線で伝送
される信号を高速に伝送することができる。
は、請求項１記載の半導体集積回路の効果に加え、メイ
ンバス配線の配線容量が低下し、メインバス配線で伝送
される信号を高速に伝送することができる。
【００８５】請求項３記載の半導体集積回路において
は、請求項１記載の半導体集積回路の効果に加え、階層
電源電圧を供給する階層電源配線を容易にレイアウトす
ることが可能となる。
は、請求項１記載の半導体集積回路の効果に加え、階層
電源電圧を供給する階層電源配線を容易にレイアウトす
ることが可能となる。
【００８６】請求項４記載の半導体集積回路において
は、請求項１記載の半導体集積回路の効果に加え、電源
配線が信号配線のシールドとしての効果を奏し、信号配
線でのノイズを低減することができる。
は、請求項１記載の半導体集積回路の効果に加え、電源
配線が信号配線のシールドとしての効果を奏し、信号配
線でのノイズを低減することができる。
【００８７】請求項５記載の半導体集積回路において
は、請求項４記載の半導体集積回路の効果に加え、電源
配線の一部を接続部として用いるため、電源配線を全面
に配置しても第１および第３配線層と容易に接続するこ
とができ、レイアウトが容易となる。
は、請求項４記載の半導体集積回路の効果に加え、電源
配線の一部を接続部として用いるため、電源配線を全面
に配置しても第１および第３配線層と容易に接続するこ
とができ、レイアウトが容易となる。
【００８８】請求項６記載の半導体集積回路において
は、請求項１記載の半導体集積回路の効果に加え、第１
導電型の半導体素子が形成される第１領域と第４領域と
の間が広くなり、各領域に形成される回路のラッチアッ
プを防止することができる。
は、請求項１記載の半導体集積回路の効果に加え、第１
導電型の半導体素子が形成される第１領域と第４領域と
の間が広くなり、各領域に形成される回路のラッチアッ
プを防止することができる。
【００８９】請求項７記載の半導体集積回路において
は、請求項６記載の半導体集積回路の効果に加え、第１
ないし第４領域に対して１組の階層電源電圧を供給して
いるので、電源配線の数が削減され、第２配線層のレイ
アウトが容易となる。
は、請求項６記載の半導体集積回路の効果に加え、第１
ないし第４領域に対して１組の階層電源電圧を供給して
いるので、電源配線の数が削減され、第２配線層のレイ
アウトが容易となる。
【００９０】請求項８記載の半導体集積回路において
は、請求項１記載の半導体集積回路の効果に加え、１つ
のスイッチ素子領域から１組の階層電源電圧を発生さ
せ、複数の回路領域に供給することができるので、スイ
ッチ素子領域の面積が低減され、さらに高集積化を達成
することが可能となる。
は、請求項１記載の半導体集積回路の効果に加え、１つ
のスイッチ素子領域から１組の階層電源電圧を発生さ
せ、複数の回路領域に供給することができるので、スイ
ッチ素子領域の面積が低減され、さらに高集積化を達成
することが可能となる。
【００９１】請求項９記載の半導体集積回路において
は、従来ビット線の形成に用いられていた第１配線層と
互いに交わる第２および第３配線層を用いて任意に信号
配線および電源配線をレイアウトすることができ、レイ
アウトが容易となるとともに、製造工程が増加すること
なく従来のメインバス領域が削減され高集積化を達成す
ることができる。
は、従来ビット線の形成に用いられていた第１配線層と
互いに交わる第２および第３配線層を用いて任意に信号
配線および電源配線をレイアウトすることができ、レイ
アウトが容易となるとともに、製造工程が増加すること
なく従来のメインバス領域が削減され高集積化を達成す
ることができる。
【図１】図２に示す領域Ｙの拡大図である。
【図２】本発明の第１の実施例の半導体集積回路の周辺
回路領域の領域Ｘにおける第２層目および第３層目のア
ルミ配線層および半導体基板上の各領域を示す図であ
る。
回路領域の領域Ｘにおける第２層目および第３層目のア
ルミ配線層および半導体基板上の各領域を示す図であ
る。
【図３】図２に示す第２層目および第３層目のアルミ配
線層および半導体基板上の各領域を示す拡大図である。
線層および半導体基板上の各領域を示す拡大図である。
【図４】図３に示す領域Ｙ上でのメインバス配線による
入出力の具体例を示す図である。
入出力の具体例を示す図である。
【図５】本発明の第２の実施例の半導体集積回路の周辺
回路領域の領域Ｘにおける第２層目および第３層目のア
ルミ配線層および半導体基板上の各領域を示す図であ
る。
回路領域の領域Ｘにおける第２層目および第３層目のア
ルミ配線層および半導体基板上の各領域を示す図であ
る。
【図６】図５に示す各配線層および半導体基板上の各領
域を示す拡大図である。
域を示す拡大図である。
【図７】図６に示す１−１′断面を示す図である。
【図８】本発明の第３の実施例の半導体集積回路の周辺
回路領域の領域Ｘにおける各配線層および半導体基板上
の各領域を示す拡大図である。
回路領域の領域Ｘにおける各配線層および半導体基板上
の各領域を示す拡大図である。
【図９】本発明の第４の実施例の半導体集積回路の周辺
回路領域の領域Ｘにおける各配線層および半導体基板上
の各領域を示す拡大図である。
回路領域の領域Ｘにおける各配線層および半導体基板上
の各領域を示す拡大図である。
【図１０】本発明の第５の実施例の半導体集積回路の周
辺回路領域の領域Ｘにおける各配線層および半導体基板
上の各領域を示す拡大図である。
辺回路領域の領域Ｘにおける各配線層および半導体基板
上の各領域を示す拡大図である。
【図１１】階層電源構成のインバータ列の構成を示す回
路図である。
路図である。
【図１２】インバータを示す記号図である。
【図１３】従来の半導体集積回路のチップ上の構成を示
す図である。
す図である。
【図１４】図１３に示すサブアレイおよびセンスアンプ
ブロックの具体的な構成を示す図である。
ブロックの具体的な構成を示す図である。
【図１５】図１３に示す領域Ｘにおける半導体基板上の
各領域を示す拡大図である。
各領域を示す拡大図である。
【図１６】図１３に示す領域Ｘにおける３層目のアルミ
配線層の構成を示す拡大図である。
配線層の構成を示す拡大図である。
Ｗ 高融点金属配線層 Ａｌ１ 第２層目のアルミ配線層 Ａｌ２ 第３層目のアルミ配線層 ＶCC、ＶCC′、ＶSS′、ＶSS 階層電源配線 ＬＢ１〜ＬＢ９ ローカルバス配線 ＭＢ１〜ＭＢ１３ メインバス配線 ＶCC、ＶSS 電源配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ
Claims (9)
- 【請求項１】 半導体基板上に形成され、それぞれが所
定の機能を有する複数の半導体素子を含む半導体素子群
と、 前記半導体素子群の上に積層され、前記半導体素子間を
接続するためのローカル配線を含む第１配線層と、 前記第１配線層の上に積層され、第１方向に延在した第
２配線層と、 前記第２配線層の上に積層され、前記第１方向と交わる
第２方向に延在した第３配線層とを含む半導体集積回
路。 - 【請求項２】 前記第２方向は、 前記半導体素子群の長手方向であり、 前記第３配線層は、 前記半導体素子群のためのメインバス配線を含み、 前記第２配線層は、 前記半導体素子群のためのローカルバス配線を含む請求
項１記載の半導体集積回路。 - 【請求項３】 前記第２配線層は、 前記半導体素子群へ階層電源電圧を供給する階層電源配
線を含む請求項１記載の半導体集積回路。 - 【請求項４】 前記第２配線層は、 前記半導体素子群へ電源電圧を供給する電源配線を含
み、 前記第３配線層は、 前記半導体素子群から所定の信号を入出力する信号配線
を含み、 前記電源配線は、 前記信号配線を覆うように配置されている請求項１記載
の半導体集積回路。 - 【請求項５】 前記第２配線層は、 前記電源配線の一部をくり抜き、前記第１配線層または
前記半導体素子群と前記第３配線層とを接続するための
接続部を含む請求項４記載の半導体集積回路。 - 【請求項６】 前記半導体素子群は、 第１導電型の半導体素子と、 前記第１導電型と異なる第２導電型の半導体素子とを含
み、 前記半導体基板は、 前記第１導電型の半導体素子が形成される第１領域と、 前記第１領域に隣接して配置され、前記第２導電型の半
導体素子が形成される第２領域と、 前記第２領域に隣接して配置され、前記第２導電型の半
導体素子が形成される第３領域領域と、 前記第３領域に隣接して配置され、前記第１導電型の半
導体素子が形成される第４領域とを含む請求項１記載の
半導体集積回路。 - 【請求項７】 前記第２配線層は、 前記第１ないし第４領域に対して１組の階層電源電圧を
供給する階層電源配線を含む請求項６記載の半導体集積
回路。 - 【請求項８】 前記半導体素子群は、 第１導電型の半導体素子と、 前記第１導電型と異なる第２導電型の半導体素子とを含
み、 前記半導体基板は、 前記第１導電型の半導体素子が形成される第１領域と、
前記第１領域に隣接して配置され、前記第２導電型の半
導体素子が形成される第２領域と、を含む複数の回路領
域を含み、 前記複数の回路領域の中の１つの回路領域は、 １組の階層電源電圧を発生するためのスイッチ素子を形
成するスイッチ素子領域を含み、 前記第３配線層は、 前記１つの回路領域から発生される１組の階層電源電圧
を他の回路領域へ供給する階層電源配線を含む請求項１
記載の半導体集積回路。 - 【請求項９】 行および列方向に配置された複数のメモ
リセルを含むメモリセルアレイと、 前記メモリセルアレイの周辺に配置され、それぞれが所
定の機能を有する複数の半導体素子を含む周辺半導体素
子群と、 前記メモリセルアレイおよび前記周辺半導体素子群の上
に積層され、前記メモリセルに接続されるビット線およ
び前記半導体素子と接続されるローカル配線を含む第１
配線層と、 前記第１配線層の上に積層され、前記周辺半導体素子群
の長手方向である第１方向に延在したメインバス配線を
含む第２配線層と、 前記第２配線層の上に積層され、前記第１方向と交わる
第２方向に延在したローカルバス配線を含む第３配線層
とを含む半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03334594A JP3488735B2 (ja) | 1994-03-03 | 1994-03-03 | 半導体装置 |
| US08/789,241 US5847420A (en) | 1994-03-03 | 1997-01-28 | Semiconductor integrated circuit having three wiring layers |
| US09/174,315 US6157052A (en) | 1994-03-03 | 1998-10-19 | Semiconductor integrated circuit having three wiring layers |
| US09/705,730 US6388329B1 (en) | 1994-03-03 | 2000-11-06 | Semiconductor integrated circuit having three wiring layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03334594A JP3488735B2 (ja) | 1994-03-03 | 1994-03-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245347A true JPH07245347A (ja) | 1995-09-19 |
| JP3488735B2 JP3488735B2 (ja) | 2004-01-19 |
Family
ID=12383985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03334594A Expired - Lifetime JP3488735B2 (ja) | 1994-03-03 | 1994-03-03 | 半導体装置 |
Country Status (2)
| Country | Link |
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| US (3) | US5847420A (ja) |
| JP (1) | JP3488735B2 (ja) |
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| WO2020085113A1 (ja) * | 2018-10-25 | 2020-04-30 | ソニーセミコンダクタソリューションズ株式会社 | 回路基板、半導体装置、および、電子機器 |
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1994
- 1994-03-03 JP JP03334594A patent/JP3488735B2/ja not_active Expired - Lifetime
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1997
- 1997-01-28 US US08/789,241 patent/US5847420A/en not_active Expired - Lifetime
-
1998
- 1998-10-19 US US09/174,315 patent/US6157052A/en not_active Expired - Lifetime
-
2000
- 2000-11-06 US US09/705,730 patent/US6388329B1/en not_active Expired - Lifetime
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Also Published As
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