JPH10223777A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10223777A JPH10223777A JP9020654A JP2065497A JPH10223777A JP H10223777 A JPH10223777 A JP H10223777A JP 9020654 A JP9020654 A JP 9020654A JP 2065497 A JP2065497 A JP 2065497A JP H10223777 A JPH10223777 A JP H10223777A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板上に形成されるＣＭＯＳ ＳＲＡ
Ｍセルの小面積化を図り、全体として小型化の達成され
た半導体記憶装置を提供すること。 【解決手段】 フリップフロップを構成するＭＯＳトラ
ンジスタをワード線１２１方向に配置し、該フリップフ
ロップを構成するＭＯＳトランジスタのゲート１２２及
び１２３をワード線１２１の方向と垂直に配置し、ワー
ド線１２１方向と垂直に配置されたゲート１２２及び１
２３の内、電気的に接続されたｐＭＯＳトランジスタの
ゲートとｎＭＯＳトランジスタのゲート（１２２又は１
２３）との間の領域で、該ｐＭＯＳトランジスタのドレ
イン拡散層領域と、ｎＭＯＳトランジスタのドレイン拡
散層領域と、トランスファゲートを構成するＭＯＳトラ
ンジスタのドレイン又はソース拡散層領域とを拡散層配
線で接続する。
Ｍセルの小面積化を図り、全体として小型化の達成され
た半導体記憶装置を提供すること。 【解決手段】 フリップフロップを構成するＭＯＳトラ
ンジスタをワード線１２１方向に配置し、該フリップフ
ロップを構成するＭＯＳトランジスタのゲート１２２及
び１２３をワード線１２１の方向と垂直に配置し、ワー
ド線１２１方向と垂直に配置されたゲート１２２及び１
２３の内、電気的に接続されたｐＭＯＳトランジスタの
ゲートとｎＭＯＳトランジスタのゲート（１２２又は１
２３）との間の領域で、該ｐＭＯＳトランジスタのドレ
イン拡散層領域と、ｎＭＯＳトランジスタのドレイン拡
散層領域と、トランスファゲートを構成するＭＯＳトラ
ンジスタのドレイン又はソース拡散層領域とを拡散層配
線で接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、スタティク・ラン
ダム・アクセス・メモリに関し、特に半導体としてのメ
モリセルの構造・レイアウトに関する。
ダム・アクセス・メモリに関し、特に半導体としてのメ
モリセルの構造・レイアウトに関する。
【０００２】
【従来の技術】一般に、フリップフロップをデータ蓄積
手段として用いるスタティク・ランダム・アクセス・メ
モリ（以下、ＳＲＡＭ；Static Randam Access Memory
）は、コンデンサをデータ蓄積手段として用いるダイ
ナミック・ランダム・アクセス・メモリ（以下、ＤＲＡ
Ｍ；Dynamic Randam Access Memory）と比較して、動作
が高速であり、また、データのリフレッシュが不要であ
るという利点を有している。また、その反面、ＳＲＡＭ
は、ＤＲＡＭと比較して１メモリセルを構成する素子数
が多いことから、１メモリセルの面積がＤＲＡＭと比べ
て数倍大きいという欠点を備えている。
手段として用いるスタティク・ランダム・アクセス・メ
モリ（以下、ＳＲＡＭ；Static Randam Access Memory
）は、コンデンサをデータ蓄積手段として用いるダイ
ナミック・ランダム・アクセス・メモリ（以下、ＤＲＡ
Ｍ；Dynamic Randam Access Memory）と比較して、動作
が高速であり、また、データのリフレッシュが不要であ
るという利点を有している。また、その反面、ＳＲＡＭ
は、ＤＲＡＭと比較して１メモリセルを構成する素子数
が多いことから、１メモリセルの面積がＤＲＡＭと比べ
て数倍大きいという欠点を備えている。
【０００３】従来、基本的なＣＭＯＳ（Complementary
Metal Oxide Semiconductor ） ＳＲＡＭセルの回路
は、図３に示される様に、２個のｐＭＯＳトランジスタ
３０１及び３０２と、４個のｎＭＯＳトランジスタ３１
１及び３１２並びに３２１及び３２２とを備えている。
Metal Oxide Semiconductor ） ＳＲＡＭセルの回路
は、図３に示される様に、２個のｐＭＯＳトランジスタ
３０１及び３０２と、４個のｎＭＯＳトランジスタ３１
１及び３１２並びに３２１及び３２２とを備えている。
【０００４】ここで、２つのｐＭＯＳトランジスタ３０
１及び３０２の有するソース端子は、夫々、電源（Ｖｄ
ｄ）線に接続されており、２つのｎＭＯＳトランジスタ
３１１及び３１２の有するソース端子は、夫々、接地
（Ｇｎｄ）線に接続されている。また、ｐＭＯＳトラン
ジスタ３０１のドレイン端子は、ｎＭＯＳトランジスタ
３１１のドレイン端子に接続されており、ｐＭＯＳトラ
ンジスタ３０１のゲート端子は、ｎＭＯＳトランジスタ
３１１のゲート端子に接続されている。同様にして、ｐ
ＭＯＳトランジスタ３０２のドレイン端子は、ｎＭＯＳ
トランジスタ３１２のドレイン端子に接続されており、
ｐＭＯＳトランジスタ３０２のゲート端子は、ｎＭＯＳ
トランジスタ３１２のゲート端子に接続されている。こ
のことから、理解される様に、ｐＭＯＳトランジスタ３
０１とｎＭＯＳトランジスタ３１１とはＣＭＯＳインバ
ータを構成している。同様にしてｐＭＯＳトランジスタ
３０２とｎＭＯＳトランジスタ３１２もＣＭＯＳインバ
ータを構成している。また、これらの２組のＣＭＯＳイ
ンバータは、夫々、一方の入力端子と他方の出力端子と
が互いに接続されており、フリップフロップを構成して
いる。
１及び３０２の有するソース端子は、夫々、電源（Ｖｄ
ｄ）線に接続されており、２つのｎＭＯＳトランジスタ
３１１及び３１２の有するソース端子は、夫々、接地
（Ｇｎｄ）線に接続されている。また、ｐＭＯＳトラン
ジスタ３０１のドレイン端子は、ｎＭＯＳトランジスタ
３１１のドレイン端子に接続されており、ｐＭＯＳトラ
ンジスタ３０１のゲート端子は、ｎＭＯＳトランジスタ
３１１のゲート端子に接続されている。同様にして、ｐ
ＭＯＳトランジスタ３０２のドレイン端子は、ｎＭＯＳ
トランジスタ３１２のドレイン端子に接続されており、
ｐＭＯＳトランジスタ３０２のゲート端子は、ｎＭＯＳ
トランジスタ３１２のゲート端子に接続されている。こ
のことから、理解される様に、ｐＭＯＳトランジスタ３
０１とｎＭＯＳトランジスタ３１１とはＣＭＯＳインバ
ータを構成している。同様にしてｐＭＯＳトランジスタ
３０２とｎＭＯＳトランジスタ３１２もＣＭＯＳインバ
ータを構成している。また、これらの２組のＣＭＯＳイ
ンバータは、夫々、一方の入力端子と他方の出力端子と
が互いに接続されており、フリップフロップを構成して
いる。
【０００５】ｎＭＯＳトランジスタ３２１及びｎＭＯＳ
トランジスタ３２２は、夫々、ソース端子又はドレイン
端子のいずれか一方が２組のＣＭＯＳインバータの内の
対応する一つの出力端子と接続され、他方が２つのビッ
ト線Ｄ又はＤＢの内の対応する一方と接続されており、
双方ともゲート端子がワード線ＷＬに接続されている。
また、ｎＭＯＳトランジスタ３２１及びｎＭＯＳトラン
ジスタ３２２は、このような接続をされることにより、
夫々、フリップフロップとビット線間におけるトランス
ファゲートとして動作する。尚、ビット線ＤＢには、ビ
ット線Ｄに入力される信号の反転信号が入力される。
トランジスタ３２２は、夫々、ソース端子又はドレイン
端子のいずれか一方が２組のＣＭＯＳインバータの内の
対応する一つの出力端子と接続され、他方が２つのビッ
ト線Ｄ又はＤＢの内の対応する一方と接続されており、
双方ともゲート端子がワード線ＷＬに接続されている。
また、ｎＭＯＳトランジスタ３２１及びｎＭＯＳトラン
ジスタ３２２は、このような接続をされることにより、
夫々、フリップフロップとビット線間におけるトランス
ファゲートとして動作する。尚、ビット線ＤＢには、ビ
ット線Ｄに入力される信号の反転信号が入力される。
【０００６】このような構成を備えるＣＭＯＳ ＳＲＡ
Ｍセル回路における動作を以下に説明する。ワード線Ｗ
Ｌの電位がHighの時には、トランスファゲートとして動
作する２つのｎＭＯＳトランジスタ３２１及び３２２が
オンとなり、ビット線Ｄ及びＤＢを介して伝達されてき
た相補信号により、フリップフロップにデータを書き込
む動作やフリップフロップからデータを読み出す動作が
行われる。これに対して、ワード線ＷＬの電位がLow の
時には、トランスファゲートとして動作する２つのｎＭ
ＯＳトランジスタ３２１及び３２２がオフとなり、フリ
ップフロップには直前に書き込まれたデータが保持され
ることになる。
Ｍセル回路における動作を以下に説明する。ワード線Ｗ
Ｌの電位がHighの時には、トランスファゲートとして動
作する２つのｎＭＯＳトランジスタ３２１及び３２２が
オンとなり、ビット線Ｄ及びＤＢを介して伝達されてき
た相補信号により、フリップフロップにデータを書き込
む動作やフリップフロップからデータを読み出す動作が
行われる。これに対して、ワード線ＷＬの電位がLow の
時には、トランスファゲートとして動作する２つのｎＭ
ＯＳトランジスタ３２１及び３２２がオフとなり、フリ
ップフロップには直前に書き込まれたデータが保持され
ることになる。
【０００７】次に、上述したＣＭＯＳ ＳＲＡＭセル回
路の内、バルクＣＭＯＳ技術を用いてシリコン基板上に
構成されたＣＭＯＳ ＳＲＡＭセル回路（以下、従来例
１）の構造について図９及び図１０を用いて説明する。
従来例１のＣＭＯＳ ＳＲＡＭセル回路は、図９に示さ
れるように、素子領域９１０、９２０及び９３０、ゲー
ト配線９４１、９４２及び９４３、第１アルミ配線９５
２、９７１及び９７２、第２アルミ配線９５１、９６１
及び９６２、コンタクト孔９８０ａ乃至ｊ、並びにスル
ーホール９９０ａ乃至ｃを備えている。ここで、素子領
域とは、シリコン基板上においてＭＯＳトランジスタの
ソース拡散層及びドレイン拡散層とチャネル領域とが形
成される領域の総称をいうものとする。また、ゲート配
線９４１は、図３におけるワード線ＷＬに、第２アルミ
配線９６１及び９６２は、図３におけるビット線Ｄ及び
ＤＢに対応している。また、第２アルミ配線９５１及び
第１アルミ配線９５２は、接地電位（Ｇｎｄ）線であ
り、スルーホール９９０ａ並びにコンタクト孔９８０ａ
及び９８０ｂを介して、フリップフロップを構成するｎ
ＭＯＳトランジスタ（図３におけるｎＭＯＳトランジス
タ３１１及び３１２）のソースとしてのｎ+ 拡散層領域
９１１及び９２１（図１０参照）に対して夫々電気的に
接続されている。尚、図示していないが、素子領域９３
０のｐ+ 拡散層領域９３１には電源電圧（Ｖｄｄ）が供
給されている。
路の内、バルクＣＭＯＳ技術を用いてシリコン基板上に
構成されたＣＭＯＳ ＳＲＡＭセル回路（以下、従来例
１）の構造について図９及び図１０を用いて説明する。
従来例１のＣＭＯＳ ＳＲＡＭセル回路は、図９に示さ
れるように、素子領域９１０、９２０及び９３０、ゲー
ト配線９４１、９４２及び９４３、第１アルミ配線９５
２、９７１及び９７２、第２アルミ配線９５１、９６１
及び９６２、コンタクト孔９８０ａ乃至ｊ、並びにスル
ーホール９９０ａ乃至ｃを備えている。ここで、素子領
域とは、シリコン基板上においてＭＯＳトランジスタの
ソース拡散層及びドレイン拡散層とチャネル領域とが形
成される領域の総称をいうものとする。また、ゲート配
線９４１は、図３におけるワード線ＷＬに、第２アルミ
配線９６１及び９６２は、図３におけるビット線Ｄ及び
ＤＢに対応している。また、第２アルミ配線９５１及び
第１アルミ配線９５２は、接地電位（Ｇｎｄ）線であ
り、スルーホール９９０ａ並びにコンタクト孔９８０ａ
及び９８０ｂを介して、フリップフロップを構成するｎ
ＭＯＳトランジスタ（図３におけるｎＭＯＳトランジス
タ３１１及び３１２）のソースとしてのｎ+ 拡散層領域
９１１及び９２１（図１０参照）に対して夫々電気的に
接続されている。尚、図示していないが、素子領域９３
０のｐ+ 拡散層領域９３１には電源電圧（Ｖｄｄ）が供
給されている。
【０００８】図１０は、図９に示されるセル構造の内、
素子領域９１０、９２０及び９３０とゲート配線９４
１、９４２及び９４３のみを示した平面図である。素子
領域９１０及び９２０には、ゲート配線９４２及び９４
３とワード線ＷＬとしてのゲート配線９４１とをゲート
とするｎＭＯＳトランジスタ（図３におけるｎＭＯＳト
ランジスタ３１１、３１２、３２１及び３２２に対応）
のｎ+ 拡散層領域９１１、９１２及び９１３、並びに９
２１、９２２及び９２３が形成されている。一方、素子
領域９３０にはゲート配線９４２及び９４３をゲートと
するｐＭＯＳトランジスタ（図３におけるｐＭＯＳトラ
ンジスタ３０１及び３０２に対応）のｐ+拡散層領域９
３１、９３２及び９３３が形成されている。
素子領域９１０、９２０及び９３０とゲート配線９４
１、９４２及び９４３のみを示した平面図である。素子
領域９１０及び９２０には、ゲート配線９４２及び９４
３とワード線ＷＬとしてのゲート配線９４１とをゲート
とするｎＭＯＳトランジスタ（図３におけるｎＭＯＳト
ランジスタ３１１、３１２、３２１及び３２２に対応）
のｎ+ 拡散層領域９１１、９１２及び９１３、並びに９
２１、９２２及び９２３が形成されている。一方、素子
領域９３０にはゲート配線９４２及び９４３をゲートと
するｐＭＯＳトランジスタ（図３におけるｐＭＯＳトラ
ンジスタ３０１及び３０２に対応）のｐ+拡散層領域９
３１、９３２及び９３３が形成されている。
【０００９】更に詳しくは、図１０に平面図で示される
各構成要素は、夫々、図３に示す回路と以下に説明する
ようにして対応している。即ち、図１０におけるゲート
配線９４２をゲートとするＭＯＳトランジスタの内、ｐ
+ 拡散層領域９３１及び９３２を夫々ソース及びドレイ
ンとするｐＭＯＳトランジスタは、図３におけるｐＭＯ
Ｓトランジスタ３０１に対応するものであり、一方、ｎ
+ 拡散層領域９１１及び９１２を夫々ソース及びドレイ
ンとするｎＭＯＳトランジスタは、図３におけるｎＭＯ
Ｓトランジスタ３１１に対応するものである。同様に、
図１０におけるゲート配線９４３をゲートとするＭＯＳ
トランジスタの内、ｐ+ 拡散層領域９３１及び９３３を
夫々ソース及びドレインとするｐＭＯＳトランジスタ
は、図３におけるｐＭＯＳトランジスタ３０２に対応す
るものであり、一方、ｎ+ 拡散層領域９２１及び９２２
を夫々ソース及びドレインとするｎＭＯＳトランジスタ
は、図３におけるｎＭＯＳトランジスタ３１２に対応す
るものである。また、図１０において、ゲート配線９４
１をゲートとするＭＯＳトランジスタの内、ｎ+ 拡散層
領域９１２及び９１３をソース又はドレインとするｎＭ
ＯＳトランジスタは、図３におけるｎＭＯＳトランジス
タ３２１に対応するものであり、ｎ+ 拡散層領域９２２
及び９２３をソース又はドレインとするｎＭＯＳトラン
ジスタは、図３におけるｎＭＯＳトランジスタ３２２に
対応するものである。
各構成要素は、夫々、図３に示す回路と以下に説明する
ようにして対応している。即ち、図１０におけるゲート
配線９４２をゲートとするＭＯＳトランジスタの内、ｐ
+ 拡散層領域９３１及び９３２を夫々ソース及びドレイ
ンとするｐＭＯＳトランジスタは、図３におけるｐＭＯ
Ｓトランジスタ３０１に対応するものであり、一方、ｎ
+ 拡散層領域９１１及び９１２を夫々ソース及びドレイ
ンとするｎＭＯＳトランジスタは、図３におけるｎＭＯ
Ｓトランジスタ３１１に対応するものである。同様に、
図１０におけるゲート配線９４３をゲートとするＭＯＳ
トランジスタの内、ｐ+ 拡散層領域９３１及び９３３を
夫々ソース及びドレインとするｐＭＯＳトランジスタ
は、図３におけるｐＭＯＳトランジスタ３０２に対応す
るものであり、一方、ｎ+ 拡散層領域９２１及び９２２
を夫々ソース及びドレインとするｎＭＯＳトランジスタ
は、図３におけるｎＭＯＳトランジスタ３１２に対応す
るものである。また、図１０において、ゲート配線９４
１をゲートとするＭＯＳトランジスタの内、ｎ+ 拡散層
領域９１２及び９１３をソース又はドレインとするｎＭ
ＯＳトランジスタは、図３におけるｎＭＯＳトランジス
タ３２１に対応するものであり、ｎ+ 拡散層領域９２２
及び９２３をソース又はドレインとするｎＭＯＳトラン
ジスタは、図３におけるｎＭＯＳトランジスタ３２２に
対応するものである。
【００１０】再度、図９を参照して、第２アルミ配線９
５１は接地電位（Ｇｎｄ）配線であり、スルーホール９
９０ａを介して第１アルミ配線９５２に接続されてい
る。更に、第１アルミ配線９５２は、コンタクト孔９８
０ａ及び９８０ｂを介してｎ+拡散層領域９１１及び９
２１（図１０参照）に接続されている。このようにし
て、ｎ+ 拡散層領域９１１及び９２１には、Ｇｎｄ電位
が与えられている。尚、図示しないが、前述の通り、ｐ
+ 拡散層領域９３１には電源電位Ｖｄｄが供給されてい
る。また、図９及び図１０において、ｐ+ 拡散層領域９
３２とｎ+ 拡散層領域９１２とは、コンタクト孔９８０
ｃ及び９８０ｄを介して第１アルミ配線９７１に接続さ
れており、更に、第１アルミ配線９７１は、コンタクト
孔９８０ｅを介してゲート配線９４３に対して接続され
ている。一方、ｐ+ 拡散層領域９３３とｎ+ 拡散層領域
９２２とは、コンタクト孔９８０ｆ及び９８０ｇを介し
て第１アルミ配線９７２に接続されており、更に、第１
アルミ配線９７２は、コンタクト孔９８０ｈを介してゲ
ート配線９４２に対して接続されている。以上説明した
ような接続により、図３におけるフリップフロップが構
成されている。
５１は接地電位（Ｇｎｄ）配線であり、スルーホール９
９０ａを介して第１アルミ配線９５２に接続されてい
る。更に、第１アルミ配線９５２は、コンタクト孔９８
０ａ及び９８０ｂを介してｎ+拡散層領域９１１及び９
２１（図１０参照）に接続されている。このようにし
て、ｎ+ 拡散層領域９１１及び９２１には、Ｇｎｄ電位
が与えられている。尚、図示しないが、前述の通り、ｐ
+ 拡散層領域９３１には電源電位Ｖｄｄが供給されてい
る。また、図９及び図１０において、ｐ+ 拡散層領域９
３２とｎ+ 拡散層領域９１２とは、コンタクト孔９８０
ｃ及び９８０ｄを介して第１アルミ配線９７１に接続さ
れており、更に、第１アルミ配線９７１は、コンタクト
孔９８０ｅを介してゲート配線９４３に対して接続され
ている。一方、ｐ+ 拡散層領域９３３とｎ+ 拡散層領域
９２２とは、コンタクト孔９８０ｆ及び９８０ｇを介し
て第１アルミ配線９７２に接続されており、更に、第１
アルミ配線９７２は、コンタクト孔９８０ｈを介してゲ
ート配線９４２に対して接続されている。以上説明した
ような接続により、図３におけるフリップフロップが構
成されている。
【００１１】また、図９に示される第２アルミ配線９６
１及び９６２は、夫々、図３に示されるビット線Ｄ及び
ＤＢに対応しており、図９に示されるゲート配線９４１
は、図３におけるワード線ＷＬに対応している。図１０
におけるｎ+ 拡散層領域９１３及び９２３は、夫々、コ
ンタクト孔９８０ｉ及び９８０ｊと、スルーホール９９
０ｂ及び９９０ｃとを介して、ビット線Ｄ及びＤＢとし
ての第２アルミ配線９６１及び９６２に接続されてい
る。また、この接続により、ゲート配線９４１が図３に
おけるｎＭＯＳトランジスタ３２１及び３２２のゲート
となるため、ビット線Ｄ及びＤＢとフリップフロップの
内部端子間において、ワード線ＷＬを伝達されてくる信
号に従いオン・オフするトランスファゲートが形成され
ることになる。
１及び９６２は、夫々、図３に示されるビット線Ｄ及び
ＤＢに対応しており、図９に示されるゲート配線９４１
は、図３におけるワード線ＷＬに対応している。図１０
におけるｎ+ 拡散層領域９１３及び９２３は、夫々、コ
ンタクト孔９８０ｉ及び９８０ｊと、スルーホール９９
０ｂ及び９９０ｃとを介して、ビット線Ｄ及びＤＢとし
ての第２アルミ配線９６１及び９６２に接続されてい
る。また、この接続により、ゲート配線９４１が図３に
おけるｎＭＯＳトランジスタ３２１及び３２２のゲート
となるため、ビット線Ｄ及びＤＢとフリップフロップの
内部端子間において、ワード線ＷＬを伝達されてくる信
号に従いオン・オフするトランスファゲートが形成され
ることになる。
【００１２】次に、従来例１のＣＭＯＳ ＳＲＡＭセル
の断面構造について、図１１を用いて説明する。図１１
は、図１０において指定した断面を示す図である。
の断面構造について、図１１を用いて説明する。図１１
は、図１０において指定した断面を示す図である。
【００１３】図１１を参照すると理解されるように、バ
ルクＣＭＯＳ技術を用いた従来例１のＣＭＯＳ ＳＲＡ
Ｍセルにおいては、シリコン基板１０６０内にｐウェル
領域１０５１とｎウェル領域１０５２とが形成されてい
る。また、ｐウェル領域１０５１内の素子領域にはゲー
ト配線９４２をゲートとするｎＭＯＳトランジスタが形
成されており、ｎウェル領域１０５２内の素子領域には
ゲート配線９４２をゲートとするｐＭＯＳトランジスタ
が形成されている。更に、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとの間には素子分離のための酸化膜層
１０７０が形成されている。また、ｐウェル領域１０５
１に対してＧｎｄ電位を印加し、ｎウェル領域１０５２
に対してＶｄｄ電位を印加することで、ｐウェル領域１
０５１とｎウェル領域１０５２との間のｐｎ接合部を逆
バイアス状態になり、素子分離が実現されている。従っ
て、これらの２つの素子分離技術を適用するためには、
拡散層領域の電位状態にかかわらず、ｎウェル領域１０
５２のｐウェル領域１０５１側端部とｎ+ 拡散層領域９
１２と間、及びｐウェル領域１０５１のｎウェル領域１
０５２側端部とｐ+ 拡散層領域９３２との間において、
夫々数μｍ以上の間隔を設ける必要がある。例えば、
０．３５μｍルールのＣＭＯＳプロセスにおいては、ｐ
+ 拡散層領域９３２とｎ+ 拡散層領域９１２との素子分
離間隔を２〜３μｍ以上に設定することが必要となる。
従って、この素子分離間隔は、ＳＲＡＭセルの小面積化
を阻む要因の一つになっていた。
ルクＣＭＯＳ技術を用いた従来例１のＣＭＯＳ ＳＲＡ
Ｍセルにおいては、シリコン基板１０６０内にｐウェル
領域１０５１とｎウェル領域１０５２とが形成されてい
る。また、ｐウェル領域１０５１内の素子領域にはゲー
ト配線９４２をゲートとするｎＭＯＳトランジスタが形
成されており、ｎウェル領域１０５２内の素子領域には
ゲート配線９４２をゲートとするｐＭＯＳトランジスタ
が形成されている。更に、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとの間には素子分離のための酸化膜層
１０７０が形成されている。また、ｐウェル領域１０５
１に対してＧｎｄ電位を印加し、ｎウェル領域１０５２
に対してＶｄｄ電位を印加することで、ｐウェル領域１
０５１とｎウェル領域１０５２との間のｐｎ接合部を逆
バイアス状態になり、素子分離が実現されている。従っ
て、これらの２つの素子分離技術を適用するためには、
拡散層領域の電位状態にかかわらず、ｎウェル領域１０
５２のｐウェル領域１０５１側端部とｎ+ 拡散層領域９
１２と間、及びｐウェル領域１０５１のｎウェル領域１
０５２側端部とｐ+ 拡散層領域９３２との間において、
夫々数μｍ以上の間隔を設ける必要がある。例えば、
０．３５μｍルールのＣＭＯＳプロセスにおいては、ｐ
+ 拡散層領域９３２とｎ+ 拡散層領域９１２との素子分
離間隔を２〜３μｍ以上に設定することが必要となる。
従って、この素子分離間隔は、ＳＲＡＭセルの小面積化
を阻む要因の一つになっていた。
【００１４】この従来例１のようなバルクＣＭＯＳ技術
の有する問題を解決する方法として、ＳＯＩ（Silicon
On Insulator）・ＣＭＯＳ技術が注目を集めている。Ｓ
ＯＩ・ＣＭＯＳ技術においては、ＭＯＳトランジスタや
拡散層領域等は、絶縁膜上に形成され、当該絶縁膜によ
り分離されることになるため、上述のバルクＣＭＯＳ技
術のように、ｎ+ 拡散層領域とｐ+ 拡散層領域との分離
のためにウェル構造を用いる必要がない。そのため、ｎ
+ 拡散層領域とｐ+ 拡散層領域とは、該拡散層領域同士
に対して同電位が供給されている場合においては、分離
することなく隣接配置することができ、また、該拡散層
領域同士に対して異なる電位が供給されている場合にお
いては、その拡散層領域同士の間隔をプロセス条件で規
定される最小間隔まで近づけて配置することができる。
の有する問題を解決する方法として、ＳＯＩ（Silicon
On Insulator）・ＣＭＯＳ技術が注目を集めている。Ｓ
ＯＩ・ＣＭＯＳ技術においては、ＭＯＳトランジスタや
拡散層領域等は、絶縁膜上に形成され、当該絶縁膜によ
り分離されることになるため、上述のバルクＣＭＯＳ技
術のように、ｎ+ 拡散層領域とｐ+ 拡散層領域との分離
のためにウェル構造を用いる必要がない。そのため、ｎ
+ 拡散層領域とｐ+ 拡散層領域とは、該拡散層領域同士
に対して同電位が供給されている場合においては、分離
することなく隣接配置することができ、また、該拡散層
領域同士に対して異なる電位が供給されている場合にお
いては、その拡散層領域同士の間隔をプロセス条件で規
定される最小間隔まで近づけて配置することができる。
【００１５】この種のＳＯＩ・ＣＭＯＳ技術を適用した
例としては、特開昭６２−８１０５５号に開示されてい
るＣＭＯＳ ＳＲＡＭセル（以下、従来例２）が挙げら
れる。従来例２のＣＭＯＳ ＳＲＡＭセルは、同電位が
与えられるｎＭＯＳトランジスタの有するｎ+ 拡散層領
域とｐＭＯＳトランジスタの有するｐ+ 拡散層領域とを
フィールド酸化膜等により分離することなく隣接配置
し、アルミ配線を用いないで直接的に接続したＳＲＡＭ
セル構造を有している。このように従来例２のＣＭＯＳ
ＳＲＡＭセルは、例えば図１０におけるｎ+ 拡散層領
域９１２がｐ+ 拡散層領域９３２と、図１０におけるｎ
+ 拡散層領域９２２がｐ+ 拡散層領域９３３と、夫々隣
接配置され直接接続されることができること、また、図
１０におけるｎ+ 拡散層領域９１１及び９２１とｐ+ 拡
散層領域９３１とが電気的に分離できる最小の間隔にま
で近づけて配置することができることを特徴としてい
る。
例としては、特開昭６２−８１０５５号に開示されてい
るＣＭＯＳ ＳＲＡＭセル（以下、従来例２）が挙げら
れる。従来例２のＣＭＯＳ ＳＲＡＭセルは、同電位が
与えられるｎＭＯＳトランジスタの有するｎ+ 拡散層領
域とｐＭＯＳトランジスタの有するｐ+ 拡散層領域とを
フィールド酸化膜等により分離することなく隣接配置
し、アルミ配線を用いないで直接的に接続したＳＲＡＭ
セル構造を有している。このように従来例２のＣＭＯＳ
ＳＲＡＭセルは、例えば図１０におけるｎ+ 拡散層領
域９１２がｐ+ 拡散層領域９３２と、図１０におけるｎ
+ 拡散層領域９２２がｐ+ 拡散層領域９３３と、夫々隣
接配置され直接接続されることができること、また、図
１０におけるｎ+ 拡散層領域９１１及び９２１とｐ+ 拡
散層領域９３１とが電気的に分離できる最小の間隔にま
で近づけて配置することができることを特徴としてい
る。
【００１６】以下に、従来例２のＣＭＯＳ ＳＲＡＭセ
ルについて、図１２及び図１３を参照して更に詳しく説
明する。ここで、図１２及び図１３は、ＳＯＩ基板上に
シングルポートＣＭＯＳ ＳＲＡＭセルの回路を実現し
た時の平面図であり、図１２には、素子領域１２１０、
ゲート配線１２２１、１２２２及び１２２３、コンタク
ト孔１２８０ａ乃至１２８０ｉ、第１アルミ配線１２７
１及び１２７２、並びに第２アルミ配線１２６１及び１
２６２の形成時の状態が、図１３には、素子領域１２１
０、並びにゲート配線１２２１、１２２２及び１２２３
の形成時の状態が示されている。
ルについて、図１２及び図１３を参照して更に詳しく説
明する。ここで、図１２及び図１３は、ＳＯＩ基板上に
シングルポートＣＭＯＳ ＳＲＡＭセルの回路を実現し
た時の平面図であり、図１２には、素子領域１２１０、
ゲート配線１２２１、１２２２及び１２２３、コンタク
ト孔１２８０ａ乃至１２８０ｉ、第１アルミ配線１２７
１及び１２７２、並びに第２アルミ配線１２６１及び１
２６２の形成時の状態が、図１３には、素子領域１２１
０、並びにゲート配線１２２１、１２２２及び１２２３
の形成時の状態が示されている。
【００１７】図１２及び図１３におけるゲート配線１２
２１は、図３におけるトランスファゲートとしてのｎＭ
ＯＳトランジスタ３２１及び３２２のゲートに対応して
いる。また、図１２及び図１３におけるゲート配線１２
２２（１２２３）は、図３におけるフリップフロップを
構成するｐＭＯＳトランジスタ３０１（３０２）とｎＭ
ＯＳトランジスタ３１１（３１２）のゲートに対応して
いる。
２１は、図３におけるトランスファゲートとしてのｎＭ
ＯＳトランジスタ３２１及び３２２のゲートに対応して
いる。また、図１２及び図１３におけるゲート配線１２
２２（１２２３）は、図３におけるフリップフロップを
構成するｐＭＯＳトランジスタ３０１（３０２）とｎＭ
ＯＳトランジスタ３１１（３１２）のゲートに対応して
いる。
【００１８】図１２に示されるように、従来例２のＣＭ
ＯＳ ＳＲＡＭセルにおける更なる特徴は、電源（Ｖｄ
ｄ）電位が印加されるコンタクト孔１２８０ａと接地
（Ｇｎｄ）電位が印加されるコンタクト孔１２８０ｂ及
び１２８０ｃとビット線（図３におけるＤ及びＤＢ）に
供給される信号の有する電位が印加されるコンタクト孔
１２８０ｄ及び１２８０ｅを隣接するＣＭＯＳ ＳＲＡ
Ｍセルと共通にすることにある。
ＯＳ ＳＲＡＭセルにおける更なる特徴は、電源（Ｖｄ
ｄ）電位が印加されるコンタクト孔１２８０ａと接地
（Ｇｎｄ）電位が印加されるコンタクト孔１２８０ｂ及
び１２８０ｃとビット線（図３におけるＤ及びＤＢ）に
供給される信号の有する電位が印加されるコンタクト孔
１２８０ｄ及び１２８０ｅを隣接するＣＭＯＳ ＳＲＡ
Ｍセルと共通にすることにある。
【００１９】更に、従来例２のＣＭＯＳ ＳＲＡＭセル
には、ＳＯＩ・ＣＭＯＳ技術を用いたことにより可能と
なる以下の特徴が含まれている。図１３に示されるよう
に、フリップフロップを構成するｎＭＯＳトランジスタ
（図３における３１１又は３１２）のドレイン拡散層及
びトランスファゲートとしてのｎＭＯＳトランジスタ
（図３における３２１又は３２２）のドレイン拡散層若
しくはソース拡散層としてのｎ+ 拡散層領域１２１３
（１２１６）と、フリップフロップを構成するｐＭＯＳ
トランジスタのドレイン拡散層としてのｐ+ 拡散層領域
１２１２（１２１５）とが線１２３１（１２３２）を境
界として隣接配置されている。結果として、２つの線１
２３１及び１２３２の夫々に関して、３つの拡散層領域
を共通の拡散層領域として形成できることから、ＳＲＡ
Ｍセルの面積を縮小することが可能となる。
には、ＳＯＩ・ＣＭＯＳ技術を用いたことにより可能と
なる以下の特徴が含まれている。図１３に示されるよう
に、フリップフロップを構成するｎＭＯＳトランジスタ
（図３における３１１又は３１２）のドレイン拡散層及
びトランスファゲートとしてのｎＭＯＳトランジスタ
（図３における３２１又は３２２）のドレイン拡散層若
しくはソース拡散層としてのｎ+ 拡散層領域１２１３
（１２１６）と、フリップフロップを構成するｐＭＯＳ
トランジスタのドレイン拡散層としてのｐ+ 拡散層領域
１２１２（１２１５）とが線１２３１（１２３２）を境
界として隣接配置されている。結果として、２つの線１
２３１及び１２３２の夫々に関して、３つの拡散層領域
を共通の拡散層領域として形成できることから、ＳＲＡ
Ｍセルの面積を縮小することが可能となる。
【００２０】
【発明が解決しようとする課題】しかしながら、従来例
２のＣＭＯＳ ＳＲＡＭセルは、以下に示すような問題
点を有していた。
２のＣＭＯＳ ＳＲＡＭセルは、以下に示すような問題
点を有していた。
【００２１】即ち、ＳＯＩ・ＣＭＯＳ技術を適用した従
来例２のＣＭＯＳ ＳＲＡＭセルにおいては、従来例１
のようにバルクＣＭＯＳ技術を適用した例と比較して、
ｐ+拡散層領域とｎ+ 拡散層領域との距離、及びＳＲＡ
Ｍセルを構成するＭＯＳトランジスタの一部の拡散層を
構成する拡散層領域が縮小されるものの、メモリセルの
各ノードを接続するために必要とされるコンタクト孔、
アルミ配線及びＳＲＡＭセルを構成するＭＯＳトランジ
スタの拡散層面積により実質的にＳＲＡＭセルの面積が
決定されてしまうことから、開示されている面積より縮
小することが困難となっていた。
来例２のＣＭＯＳ ＳＲＡＭセルにおいては、従来例１
のようにバルクＣＭＯＳ技術を適用した例と比較して、
ｐ+拡散層領域とｎ+ 拡散層領域との距離、及びＳＲＡ
Ｍセルを構成するＭＯＳトランジスタの一部の拡散層を
構成する拡散層領域が縮小されるものの、メモリセルの
各ノードを接続するために必要とされるコンタクト孔、
アルミ配線及びＳＲＡＭセルを構成するＭＯＳトランジ
スタの拡散層面積により実質的にＳＲＡＭセルの面積が
決定されてしまうことから、開示されている面積より縮
小することが困難となっていた。
【００２２】そこで、本発明は、ＳＯＩ基板を用いたＣ
ＭＯＳ ＳＲＡＭセルの小面積化を図り、もってＣＭＯ
Ｓ ＳＲＡＭセルを複数個有するＣＭＯＳ ＳＲＡＭで
あって、縮小化の達成されたＣＭＯＳ ＳＲＡＭセルを
備える半導体記憶装置を提供することを目的とする。
ＭＯＳ ＳＲＡＭセルの小面積化を図り、もってＣＭＯ
Ｓ ＳＲＡＭセルを複数個有するＣＭＯＳ ＳＲＡＭで
あって、縮小化の達成されたＣＭＯＳ ＳＲＡＭセルを
備える半導体記憶装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、以下に示す手段を提供する。
を解決するために、以下に示す手段を提供する。
【００２４】即ち、本発明によれば、第１のＣＭＯＳ
ＳＲＡＭセルとして、ＳＯＩ基板上に構成されたＣＭＯ
Ｓ ＳＲＡＭセルであって、前記ＣＭＯＳ ＳＲＡＭセ
ルは、第１及び第２のｎＭＯＳトランジスタ並びに第１
及び第２のｐＭＯＳトランジスタとを有するフリップフ
ロップと、第１及び第２のＭＯＳトランジスタを有する
トランスファゲートと、少なくとも一つのワード線とを
備えており、前記ワード線は、所定方向に沿うようにし
て延設されており、前記第１及び第２のｎＭＯＳトラン
ジスタ並びに前記第１及び第２のｐＭＯＳトランジスタ
は、夫々の有するソース拡散層領域とドレイン拡散層領
域とが、前記所定方向に沿うようにして配置され、且
つ、夫々の有するゲートが夫々の有するチャネル領域上
において前記所定方向に直角に交わるようにして配置さ
れており、前記第１のｎＭＯＳトランジスタの有するゲ
ートと前記第１のｐＭＯＳトランジスタの有するゲート
とは、電気的に接続されており、前記第２のｎＭＯＳト
ランジスタの有するゲートと前記第２のｐＭＯＳトラン
ジスタの有するゲートとは、電気的に接続されており、
前記第１のｎＭＯＳトランジスタの有するチャネル領域
上におけるゲートと前記第１のｐＭＯＳトランジスタの
有するチャネル領域上におけるゲートとに挟まれた領域
内において、前記第１のｎＭＯＳトランジスタの有する
ドレイン拡散層領域と、前記第１のｐＭＯＳトランジス
タの有するドレイン拡散層領域と、並びに前記第１のＭ
ＯＳトランジスタの有するドレイン拡散層領域又はソー
ス拡散層領域のいずれか一方の拡散層領域とが、隣接し
て配置されることにより拡散層配線されて電気的に接続
されており、前記第２のｎＭＯＳトランジスタの有する
チャネル領域上におけるゲートと前記第２のｐＭＯＳト
ランジスタの有するチャネル領域上におけるゲートとに
挟まれた領域内において、前記第２のｎＭＯＳトランジ
スタの有するドレイン拡散層領域と、前記第２のｐＭＯ
Ｓトランジスタの有するドレイン拡散層領域と、並びに
前記第２のＭＯＳトランジスタの有するドレイン拡散層
領域又はソース拡散層領域のいずれか一方の拡散層領域
とが、隣接して配置されることにより拡散層配線されて
電気的に接続されていることを特徴とするＣＭＯＳ Ｓ
ＲＡＭセルが得られる。
ＳＲＡＭセルとして、ＳＯＩ基板上に構成されたＣＭＯ
Ｓ ＳＲＡＭセルであって、前記ＣＭＯＳ ＳＲＡＭセ
ルは、第１及び第２のｎＭＯＳトランジスタ並びに第１
及び第２のｐＭＯＳトランジスタとを有するフリップフ
ロップと、第１及び第２のＭＯＳトランジスタを有する
トランスファゲートと、少なくとも一つのワード線とを
備えており、前記ワード線は、所定方向に沿うようにし
て延設されており、前記第１及び第２のｎＭＯＳトラン
ジスタ並びに前記第１及び第２のｐＭＯＳトランジスタ
は、夫々の有するソース拡散層領域とドレイン拡散層領
域とが、前記所定方向に沿うようにして配置され、且
つ、夫々の有するゲートが夫々の有するチャネル領域上
において前記所定方向に直角に交わるようにして配置さ
れており、前記第１のｎＭＯＳトランジスタの有するゲ
ートと前記第１のｐＭＯＳトランジスタの有するゲート
とは、電気的に接続されており、前記第２のｎＭＯＳト
ランジスタの有するゲートと前記第２のｐＭＯＳトラン
ジスタの有するゲートとは、電気的に接続されており、
前記第１のｎＭＯＳトランジスタの有するチャネル領域
上におけるゲートと前記第１のｐＭＯＳトランジスタの
有するチャネル領域上におけるゲートとに挟まれた領域
内において、前記第１のｎＭＯＳトランジスタの有する
ドレイン拡散層領域と、前記第１のｐＭＯＳトランジス
タの有するドレイン拡散層領域と、並びに前記第１のＭ
ＯＳトランジスタの有するドレイン拡散層領域又はソー
ス拡散層領域のいずれか一方の拡散層領域とが、隣接し
て配置されることにより拡散層配線されて電気的に接続
されており、前記第２のｎＭＯＳトランジスタの有する
チャネル領域上におけるゲートと前記第２のｐＭＯＳト
ランジスタの有するチャネル領域上におけるゲートとに
挟まれた領域内において、前記第２のｎＭＯＳトランジ
スタの有するドレイン拡散層領域と、前記第２のｐＭＯ
Ｓトランジスタの有するドレイン拡散層領域と、並びに
前記第２のＭＯＳトランジスタの有するドレイン拡散層
領域又はソース拡散層領域のいずれか一方の拡散層領域
とが、隣接して配置されることにより拡散層配線されて
電気的に接続されていることを特徴とするＣＭＯＳ Ｓ
ＲＡＭセルが得られる。
【００２５】また、本発明によれば、第２のＣＭＯＳ
ＳＲＡＭセルとして、前記第１のＣＭＯＳ ＳＲＡＭセ
ルにおいて、一つの前記ワード線を備えており、当該一
つのワード線は、前記第１及び第２のＭＯＳトランジス
タの共通のゲートとして動作することを特徴とするＣＭ
ＯＳ ＳＲＡＭセルが得られる。
ＳＲＡＭセルとして、前記第１のＣＭＯＳ ＳＲＡＭセ
ルにおいて、一つの前記ワード線を備えており、当該一
つのワード線は、前記第１及び第２のＭＯＳトランジス
タの共通のゲートとして動作することを特徴とするＣＭ
ＯＳ ＳＲＡＭセルが得られる。
【００２６】更に、本発明によれば、第３のＣＭＯＳ
ＳＲＡＭセルとして、前記第１のＣＭＯＳ ＳＲＡＭセ
ルにおいて、第１及び第２の前記ワード線を備えてお
り、該第１及び第２のワード線は、電気的に等価な信号
を入力するためのものであり、且つ、当該ＣＭＯＳ Ｓ
ＲＡＭセル内において電気的に分離されており、該第１
のワード線は、前記第１のＭＯＳトランジスタのゲート
として動作し、該第２のワード線は、前記第２のＭＯＳ
トランジスタのゲートとして動作することを特徴とする
ＣＭＯＳ ＳＲＡＭセルが得られる。
ＳＲＡＭセルとして、前記第１のＣＭＯＳ ＳＲＡＭセ
ルにおいて、第１及び第２の前記ワード線を備えてお
り、該第１及び第２のワード線は、電気的に等価な信号
を入力するためのものであり、且つ、当該ＣＭＯＳ Ｓ
ＲＡＭセル内において電気的に分離されており、該第１
のワード線は、前記第１のＭＯＳトランジスタのゲート
として動作し、該第２のワード線は、前記第２のＭＯＳ
トランジスタのゲートとして動作することを特徴とする
ＣＭＯＳ ＳＲＡＭセルが得られる。
【００２７】また、本発明によれば、第１の半導体記憶
装置として、前記第１乃至第３のいずれかのＣＭＯＳ
ＳＲＡＭセルを複数個備えた半導体記憶装置において、
前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のｎＭＯＳトランジスタの内の少なくとも一方の
ｎＭＯＳトランジスタの有するソース拡散層領域を共有
していることを特徴とする半導体記憶装置が得られる。
装置として、前記第１乃至第３のいずれかのＣＭＯＳ
ＳＲＡＭセルを複数個備えた半導体記憶装置において、
前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のｎＭＯＳトランジスタの内の少なくとも一方の
ｎＭＯＳトランジスタの有するソース拡散層領域を共有
していることを特徴とする半導体記憶装置が得られる。
【００２８】また、本発明によれば、第２の半導体記憶
装置として、前記第１乃至第３のいずれかのＣＭＯＳ
ＳＲＡＭセルを複数個備えた半導体記憶装置において、
前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のｐＭＯＳトランジスタの内の少なくとも一方の
ｎＭＯＳトランジスタの有するソース拡散領域を共有し
ていることを特徴とする半導体記憶装置が得られる。
装置として、前記第１乃至第３のいずれかのＣＭＯＳ
ＳＲＡＭセルを複数個備えた半導体記憶装置において、
前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のｐＭＯＳトランジスタの内の少なくとも一方の
ｎＭＯＳトランジスタの有するソース拡散領域を共有し
ていることを特徴とする半導体記憶装置が得られる。
【００２９】更に、本発明によれば、第３の半導体記憶
装置として、前記第１乃至第３のいずれかのＣＭＯＳ
ＳＲＡＭセルを複数個備えた半導体記憶装置において、
前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のＭＯＳトランジスタの内の少なくとも一方のＭ
ＯＳトランジスタの有するソース拡散層領域及びドレイ
ン拡散層領域に関し、当該ソース拡散層領域又はドレイ
ン拡散層領域のいずれか一方を共有していることを特徴
とする半導体記憶装置が得られる。
装置として、前記第１乃至第３のいずれかのＣＭＯＳ
ＳＲＡＭセルを複数個備えた半導体記憶装置において、
前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のＭＯＳトランジスタの内の少なくとも一方のＭ
ＯＳトランジスタの有するソース拡散層領域及びドレイ
ン拡散層領域に関し、当該ソース拡散層領域又はドレイ
ン拡散層領域のいずれか一方を共有していることを特徴
とする半導体記憶装置が得られる。
【００３０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を用いて説明する。尚、以下に示すいずれの
実施の形態も、図３に示されるＣＭＯＳ ＳＲＡＭセル
の回路をＳＯＩ基板上に実現したものであり、特にその
レイアウトを中心に説明するものとする。
いて、図面を用いて説明する。尚、以下に示すいずれの
実施の形態も、図３に示されるＣＭＯＳ ＳＲＡＭセル
の回路をＳＯＩ基板上に実現したものであり、特にその
レイアウトを中心に説明するものとする。
【００３１】（第１の実施の形態）本発明の第１の実施
の形態のＣＭＯＳ ＳＲＡＭセルについて、図１及び図
２を用いて説明する。
の形態のＣＭＯＳ ＳＲＡＭセルについて、図１及び図
２を用いて説明する。
【００３２】本実施の形態のＣＭＯＳ ＳＲＡＭセル
は、図１に示されるように、素子領域１１０、ゲート配
線１２１、１２２及び１２３、コンタクト孔１８０ａ乃
至１８０ｉ、第１アルミ配線１７１及び１７２、スルー
ホール１９０ａ乃至１９０ｅ、第２アルミ配線１４１、
１４２、１５１、１６１及び１６２を備え、ＳＯＩ基板
上に構成されている。また、図２を参照すると、図１に
おける素子領域１１０と、ゲート配線１２１、１２２、
１２３とが示されており、図１におけるＭＯＳトランジ
スタの配置を理解することができる。また、図１及び図
２から理解されるように、本実施の形態のＣＭＯＳ Ｓ
ＲＡＭセル内には、ゲート配線１２１、１２２、１２３
をゲートとするＭＯＳトランジスタが夫々２個ずつ形成
されている。即ち、一つのＣＭＯＳ ＳＲＡＭセルは、
合計６個のＭＯＳトランジスタを備えている。
は、図１に示されるように、素子領域１１０、ゲート配
線１２１、１２２及び１２３、コンタクト孔１８０ａ乃
至１８０ｉ、第１アルミ配線１７１及び１７２、スルー
ホール１９０ａ乃至１９０ｅ、第２アルミ配線１４１、
１４２、１５１、１６１及び１６２を備え、ＳＯＩ基板
上に構成されている。また、図２を参照すると、図１に
おける素子領域１１０と、ゲート配線１２１、１２２、
１２３とが示されており、図１におけるＭＯＳトランジ
スタの配置を理解することができる。また、図１及び図
２から理解されるように、本実施の形態のＣＭＯＳ Ｓ
ＲＡＭセル内には、ゲート配線１２１、１２２、１２３
をゲートとするＭＯＳトランジスタが夫々２個ずつ形成
されている。即ち、一つのＣＭＯＳ ＳＲＡＭセルは、
合計６個のＭＯＳトランジスタを備えている。
【００３３】ここで、ゲート配線１２２をゲートとする
ＭＯＳトランジスタの内、ｐ+ 拡散層領域１１１及び１
１２を夫々ソース及びドレインとするｐＭＯＳトランジ
スタは、図３におけるｐＭＯＳトランジスタ３０１に対
応しており、また、ｎ+ 拡散層領域１１８及び１１３を
夫々ソース及びドレインとするｎＭＯＳトランジスタ
は、図３におけるｎＭＯＳトランジスタ３１１に対応し
ている。同様にして、ゲート配線１２３をゲートとする
ＭＯＳトランジスタの内、ｐ+ 拡散層領域１１９及び１
１５を夫々ソース及びドレインとするｐＭＯＳトランジ
スタは、図３におけるｐＭＯＳトランジスタ３０２に対
応しており、また、ｎ+ 拡散層領域１１８及び１１６を
夫々ソース及びドレインとするｎＭＯＳトランジスタ
は、図３におけるｎＭＯＳトランジスタ３１２に対応し
ている。また、ゲート配線１２１をゲートとするＭＯＳ
トランジスタの内、ｎ+ 拡散層領域１１３及び１１４を
ソース又はドレインとするｎＭＯＳトランジスタは、図
３におけるｎＭＯＳトランジスタ３２１に対応してお
り、また、ｎ+ 拡散層領域１１６及び１１７をソース又
はドレインとするｎＭＯＳトランジスタは、図３におけ
るｎＭＯＳトランジスタ３２２に対応している。尚、図
３におけるｎＭＯＳトランジスタ３２１及び３２２につ
いて、このような表現となるのは、夫々のソース及びド
レインを特定することができないためであり、実装上何
等問題とされないためである。
ＭＯＳトランジスタの内、ｐ+ 拡散層領域１１１及び１
１２を夫々ソース及びドレインとするｐＭＯＳトランジ
スタは、図３におけるｐＭＯＳトランジスタ３０１に対
応しており、また、ｎ+ 拡散層領域１１８及び１１３を
夫々ソース及びドレインとするｎＭＯＳトランジスタ
は、図３におけるｎＭＯＳトランジスタ３１１に対応し
ている。同様にして、ゲート配線１２３をゲートとする
ＭＯＳトランジスタの内、ｐ+ 拡散層領域１１９及び１
１５を夫々ソース及びドレインとするｐＭＯＳトランジ
スタは、図３におけるｐＭＯＳトランジスタ３０２に対
応しており、また、ｎ+ 拡散層領域１１８及び１１６を
夫々ソース及びドレインとするｎＭＯＳトランジスタ
は、図３におけるｎＭＯＳトランジスタ３１２に対応し
ている。また、ゲート配線１２１をゲートとするＭＯＳ
トランジスタの内、ｎ+ 拡散層領域１１３及び１１４を
ソース又はドレインとするｎＭＯＳトランジスタは、図
３におけるｎＭＯＳトランジスタ３２１に対応してお
り、また、ｎ+ 拡散層領域１１６及び１１７をソース又
はドレインとするｎＭＯＳトランジスタは、図３におけ
るｎＭＯＳトランジスタ３２２に対応している。尚、図
３におけるｎＭＯＳトランジスタ３２１及び３２２につ
いて、このような表現となるのは、夫々のソース及びド
レインを特定することができないためであり、実装上何
等問題とされないためである。
【００３４】図１に示される第２アルミ配線１４１及び
１４２は、電源（Ｖｄｄ）配線であり、第２アルミ配線
１５１は、接地（Ｇｎｄ）配線である。図２におけるｐ
+ 拡散層領域１１１又は１１９は、夫々、コンタクト孔
１８０ａ又は１８０ｂ、及びスルーホール１９０ａ又は
１９０ｂを介して電源配線である第２アルミ配線１４１
又は１４２に接続されてＶｄｄ電位が与えられる。ま
た、図２におけるｎ+ 拡散層領域１１８は、コンタクト
孔１８０ｃ及びスルーホール１９０ｃを介して接地配線
である第２アルミ配線１５１に接続されて、Ｇｎｄ電位
が与えられる。
１４２は、電源（Ｖｄｄ）配線であり、第２アルミ配線
１５１は、接地（Ｇｎｄ）配線である。図２におけるｐ
+ 拡散層領域１１１又は１１９は、夫々、コンタクト孔
１８０ａ又は１８０ｂ、及びスルーホール１９０ａ又は
１９０ｂを介して電源配線である第２アルミ配線１４１
又は１４２に接続されてＶｄｄ電位が与えられる。ま
た、図２におけるｎ+ 拡散層領域１１８は、コンタクト
孔１８０ｃ及びスルーホール１９０ｃを介して接地配線
である第２アルミ配線１５１に接続されて、Ｇｎｄ電位
が与えられる。
【００３５】図１及び図２において、ｐ+ 拡散層領域１
１２及びｎ+ 拡散層領域１１３は、線１３１を境界とし
て隣接配置され、一つの拡散層領域を構成している。ま
た、ｐ+ 拡散層領域１１２とｎ+ 拡散層領域１１３とで
構成される拡散層領域は、図１に示される第１アルミ配
線１７２並びにコンタクト孔１８０ｄ及び１８０ｅによ
りゲート配線１２３に接続されている。また、同様に、
ｐ+ 拡散層領域１１５及びｎ+ 拡散層領域１１６は、線
１３２を境界として隣接配置され、一つの拡散層領域を
構成している。また、ｐ+ 拡散層領域１１５とｎ+ 拡散
層領域１１６とで構成される拡散層領域は、図１に示さ
れる第１アルミ配線１７１並びにコンタクト孔１８０ｆ
及び１８０ｇによりゲート配線１２２に接続されてい
る。このように接続することにより、図３におけるｐＭ
ＯＳトランジスタ３０１及び３０２並びにｎＭＯＳトラ
ンジスタ３１１及び３１２は、フリップフロップを構成
している。
１２及びｎ+ 拡散層領域１１３は、線１３１を境界とし
て隣接配置され、一つの拡散層領域を構成している。ま
た、ｐ+ 拡散層領域１１２とｎ+ 拡散層領域１１３とで
構成される拡散層領域は、図１に示される第１アルミ配
線１７２並びにコンタクト孔１８０ｄ及び１８０ｅによ
りゲート配線１２３に接続されている。また、同様に、
ｐ+ 拡散層領域１１５及びｎ+ 拡散層領域１１６は、線
１３２を境界として隣接配置され、一つの拡散層領域を
構成している。また、ｐ+ 拡散層領域１１５とｎ+ 拡散
層領域１１６とで構成される拡散層領域は、図１に示さ
れる第１アルミ配線１７１並びにコンタクト孔１８０ｆ
及び１８０ｇによりゲート配線１２２に接続されてい
る。このように接続することにより、図３におけるｐＭ
ＯＳトランジスタ３０１及び３０２並びにｎＭＯＳトラ
ンジスタ３１１及び３１２は、フリップフロップを構成
している。
【００３６】また、図１に示される第２アルミ配線１６
１及び１６２は、図３におけるビット線対Ｄ及びＤＢに
対応しており、ゲート配線１２１は、図３におけるワー
ド線ＷＬに対応している。図２におけるｎ+ 拡散層領域
１１４又は１１７は、夫々、コンタクト孔１８０ｈ又は
１８０ｉ、及びスルーホール１９０ｄ又は１９０ｅを介
して、ビット線Ｄ又はＤＢとしての第２アルミ配線１６
１又は１６２に接続されている。
１及び１６２は、図３におけるビット線対Ｄ及びＤＢに
対応しており、ゲート配線１２１は、図３におけるワー
ド線ＷＬに対応している。図２におけるｎ+ 拡散層領域
１１４又は１１７は、夫々、コンタクト孔１８０ｈ又は
１８０ｉ、及びスルーホール１９０ｄ又は１９０ｅを介
して、ビット線Ｄ又はＤＢとしての第２アルミ配線１６
１又は１６２に接続されている。
【００３７】図１及び図２から明らかなように、フリッ
プフロップを構成するＭＯＳトランジスタは、夫々の有
するゲートがワード線ＷＬとしてのゲート配線１２１の
延設されている方向に対して、夫々の有するチャネル領
域上において、直角に交わるようにして構成されてい
る。また、フリップフロップを構成するＭＯＳトランジ
スタは、夫々の有するソース拡散層領域とドレイン拡散
層領域とがワード線ＷＬとしてのゲート配線１２１の延
設されている方向に沿うようにして配置されている。
プフロップを構成するＭＯＳトランジスタは、夫々の有
するゲートがワード線ＷＬとしてのゲート配線１２１の
延設されている方向に対して、夫々の有するチャネル領
域上において、直角に交わるようにして構成されてい
る。また、フリップフロップを構成するＭＯＳトランジ
スタは、夫々の有するソース拡散層領域とドレイン拡散
層領域とがワード線ＷＬとしてのゲート配線１２１の延
設されている方向に沿うようにして配置されている。
【００３８】次に、本実施の形態のＣＭＯＳ ＳＲＡＭ
セルの断面構造について、図４を用いて説明する。図４
は、図２において指定した断面を示す図である。特に、
図４を参照すると理解されるように、ＳＲＡＭセル内の
フリップフロップを構成する４個のＭＯＳトランジスタ
の断面が示されている。
セルの断面構造について、図４を用いて説明する。図４
は、図２において指定した断面を示す図である。特に、
図４を参照すると理解されるように、ＳＲＡＭセル内の
フリップフロップを構成する４個のＭＯＳトランジスタ
の断面が示されている。
【００３９】ＳＯＩ技術を適用して製造されるＭＯＳト
ランジスタは、図４に示されるように、ｐ型基板（ｐ−
Ｓｕｂ）４６０上の埋込酸化膜層４５０上部に形成され
ている。ここで、絶縁体としての埋込酸化膜層４５０
と、その上部においてＭＯＳトランジスタの形成される
半導体層とを総称して、ＳＯＩ基板と呼ぶことにする。
ＳＯＩ基板においては、個々の素子は絶縁体上に形成さ
れるため、電気的に分離されることになる。本実施の形
態に関し、具体的には、ｐＭＯＳトランジスタのｐ+ 拡
散層領域１１２は、埋込酸化膜層４５０により、ｎＭＯ
Ｓトランジスタのｎ+ 拡散層領域１１６及び１１８から
電気的に分離されており、同様に、ｐＭＯＳトランジス
タのｐ+ 拡散層領域１１５は、埋込酸化膜層４５０によ
り、ｎＭＯＳトランジスタのｎ+ 拡散層領域１１３及び
１１８から電気的に分離されている。このようにＳＯＩ
技術を適用したＳＯＩデバイスにおいては、各素子を電
気的に分離するためのウェルが不要である。また、ｐ+
拡散層領域１１２とｎ+ 拡散層領域１１３との間、及び
ｐ+ 拡散層領域１１５とｎ+ 拡散層領域１１６との間に
は、従来例１に関し図１１を用いて説明した素子分離の
ためのフィールド酸化膜層１０７０を設ける必要もな
い。従って、ｐ+ 拡散層領域１１２とｎ+ 拡散層領域１
１３、及びｐ+ 拡散層領域１１５とｎ+ 拡散層領域１１
６は、夫々、隣接配置することが可能である。尚、本実
施の形態においては、各拡散層領域表面に導電体として
シリサイド層４００が設けられており、ｐ+ 拡散層領域
１１２とｎ+ 拡散層領域１１３、及びｐ+ 拡散層領域１
１５とｎ+ 拡散層領域１１６は、夫々、電気的に接続さ
れている。
ランジスタは、図４に示されるように、ｐ型基板（ｐ−
Ｓｕｂ）４６０上の埋込酸化膜層４５０上部に形成され
ている。ここで、絶縁体としての埋込酸化膜層４５０
と、その上部においてＭＯＳトランジスタの形成される
半導体層とを総称して、ＳＯＩ基板と呼ぶことにする。
ＳＯＩ基板においては、個々の素子は絶縁体上に形成さ
れるため、電気的に分離されることになる。本実施の形
態に関し、具体的には、ｐＭＯＳトランジスタのｐ+ 拡
散層領域１１２は、埋込酸化膜層４５０により、ｎＭＯ
Ｓトランジスタのｎ+ 拡散層領域１１６及び１１８から
電気的に分離されており、同様に、ｐＭＯＳトランジス
タのｐ+ 拡散層領域１１５は、埋込酸化膜層４５０によ
り、ｎＭＯＳトランジスタのｎ+ 拡散層領域１１３及び
１１８から電気的に分離されている。このようにＳＯＩ
技術を適用したＳＯＩデバイスにおいては、各素子を電
気的に分離するためのウェルが不要である。また、ｐ+
拡散層領域１１２とｎ+ 拡散層領域１１３との間、及び
ｐ+ 拡散層領域１１５とｎ+ 拡散層領域１１６との間に
は、従来例１に関し図１１を用いて説明した素子分離の
ためのフィールド酸化膜層１０７０を設ける必要もな
い。従って、ｐ+ 拡散層領域１１２とｎ+ 拡散層領域１
１３、及びｐ+ 拡散層領域１１５とｎ+ 拡散層領域１１
６は、夫々、隣接配置することが可能である。尚、本実
施の形態においては、各拡散層領域表面に導電体として
シリサイド層４００が設けられており、ｐ+ 拡散層領域
１１２とｎ+ 拡散層領域１１３、及びｐ+ 拡散層領域１
１５とｎ+ 拡散層領域１１６は、夫々、電気的に接続さ
れている。
【００４０】次に、上述したＣＭＯＳ ＳＲＡＭセルを
セル境界線１０００を境に２行２列配置したものについ
て図５を用いて説明する。尚、本実施の形態において
は、図５に示されるように、任意の一つのＣＭＯＳ Ｓ
ＲＡＭセルを基準として、左右いずれかに配置されるＣ
ＭＯＳ ＳＲＡＭセルのレイアウトは、基準となるＣＭ
ＯＳ ＳＲＡＭセルのレイアウトを左右反転させたもの
であり、上下いずれかに配置されるＣＭＯＳ ＳＲＡＭ
セルのレイアウトは、基準となるＣＭＯＳ ＳＲＡＭセ
ルのレイアウトを上下反転させたものであり、いずれか
の斜めの方向に配置されるＣＭＯＳ ＳＲＡＭセルのレ
イアウトは、基準となるＣＭＯＳ ＳＲＡＭセルのレイ
アウトを上下左右反転させたものである。しかしなが
ら、これは本実施の形態としての一例であり、本発明の
概念がこれに制限されるものではないことは、言うまで
もない。
セル境界線１０００を境に２行２列配置したものについ
て図５を用いて説明する。尚、本実施の形態において
は、図５に示されるように、任意の一つのＣＭＯＳ Ｓ
ＲＡＭセルを基準として、左右いずれかに配置されるＣ
ＭＯＳ ＳＲＡＭセルのレイアウトは、基準となるＣＭ
ＯＳ ＳＲＡＭセルのレイアウトを左右反転させたもの
であり、上下いずれかに配置されるＣＭＯＳ ＳＲＡＭ
セルのレイアウトは、基準となるＣＭＯＳ ＳＲＡＭセ
ルのレイアウトを上下反転させたものであり、いずれか
の斜めの方向に配置されるＣＭＯＳ ＳＲＡＭセルのレ
イアウトは、基準となるＣＭＯＳ ＳＲＡＭセルのレイ
アウトを上下左右反転させたものである。しかしなが
ら、これは本実施の形態としての一例であり、本発明の
概念がこれに制限されるものではないことは、言うまで
もない。
【００４１】図５を参照すると、第２アルミ配線１４１
及び１４２は、隣接するＣＭＯＳＳＲＡＭセル間で共有
されて、共通の電源配線となっている。また、ｐ+ 拡散
層領域１１１又は１１９に対してＶｄｄ電位を供給する
ためのコンタクト孔１８０ａ又は１８０ｂが、第２アル
ミ配線１４１又は１４２上における４つの隣接ＳＲＡＭ
セルの境界となる位置に配置されている。即ち、電源配
線に接続されるｐ+拡散層領域は、隣接する４つのＳＲ
ＡＭセル間で共通のものである。また、ビット線Ｄ又は
ＤＢに対応する第２アルミ配線１６１又は１６２とトラ
ンスファゲートを構成するｎＭＯＳトランジスタの拡散
層を接続するためのスルーホール１９０ｄ又は１９０
ｅ、及びコンタクト孔１８０ｈ又は１８０ｉは、上下方
向に隣接する２つのＣＭＯＳ ＳＲＡＭセルの境界とな
る位置に配置されている。即ち、ビット線Ｄ又はＤＢと
電気的に接続されるｎ+ 拡散層領域は、上下方向におい
て隣接するＣＭＯＳ ＳＲＡＭセル間で共通のものであ
る。このように本実施の形態においては、電源配線、ビ
ット線Ｄ及びＤＢに電気的に接続される拡散層領域を隣
接するＣＭＯＳ ＳＲＡＭセル間で共有することによ
り、セル面積の低減が図られている。
及び１４２は、隣接するＣＭＯＳＳＲＡＭセル間で共有
されて、共通の電源配線となっている。また、ｐ+ 拡散
層領域１１１又は１１９に対してＶｄｄ電位を供給する
ためのコンタクト孔１８０ａ又は１８０ｂが、第２アル
ミ配線１４１又は１４２上における４つの隣接ＳＲＡＭ
セルの境界となる位置に配置されている。即ち、電源配
線に接続されるｐ+拡散層領域は、隣接する４つのＳＲ
ＡＭセル間で共通のものである。また、ビット線Ｄ又は
ＤＢに対応する第２アルミ配線１６１又は１６２とトラ
ンスファゲートを構成するｎＭＯＳトランジスタの拡散
層を接続するためのスルーホール１９０ｄ又は１９０
ｅ、及びコンタクト孔１８０ｈ又は１８０ｉは、上下方
向に隣接する２つのＣＭＯＳ ＳＲＡＭセルの境界とな
る位置に配置されている。即ち、ビット線Ｄ又はＤＢと
電気的に接続されるｎ+ 拡散層領域は、上下方向におい
て隣接するＣＭＯＳ ＳＲＡＭセル間で共通のものであ
る。このように本実施の形態においては、電源配線、ビ
ット線Ｄ及びＤＢに電気的に接続される拡散層領域を隣
接するＣＭＯＳ ＳＲＡＭセル間で共有することによ
り、セル面積の低減が図られている。
【００４２】以上説明してきた本実施の形態において、
図２に示されるｐ+ 拡散層領域１１２とｎ+ 拡散層領域
１１３とが形成される拡散層を含む矩形領域Ｅ１−Ｅ２
−Ｅ３−Ｅ４の面積について、前述の従来例２のＳＲＡ
Ｍセルと比較し、本実施の形態の効果を論ずる。
図２に示されるｐ+ 拡散層領域１１２とｎ+ 拡散層領域
１１３とが形成される拡散層を含む矩形領域Ｅ１−Ｅ２
−Ｅ３−Ｅ４の面積について、前述の従来例２のＳＲＡ
Ｍセルと比較し、本実施の形態の効果を論ずる。
【００４３】図２において、図３におけるトランスファ
ゲートを構成するｎＭＯＳトランジスタ３２１のトラン
ジスタ幅をＷtn、図３におけるフリップフロップを構成
するｐＭＯＳトランジスタ３０１及びｎＭＯＳトランジ
スタ３１１のトランジスタ幅を夫々Ｗfp及びＷfnとする
と、一般に、Ｗtn、Ｗfp及びＷfnは、数１式に示される
ような大小関係を有している。
ゲートを構成するｎＭＯＳトランジスタ３２１のトラン
ジスタ幅をＷtn、図３におけるフリップフロップを構成
するｐＭＯＳトランジスタ３０１及びｎＭＯＳトランジ
スタ３１１のトランジスタ幅を夫々Ｗfp及びＷfnとする
と、一般に、Ｗtn、Ｗfp及びＷfnは、数１式に示される
ような大小関係を有している。
【００４４】
【数１】 また、図２において、拡散層領域とゲート配線との間隔
をＳp 、ゲート配線間隔をＳg 、ゲート配線端部の拡散
層領域に対するオーバーラップをＳo とし、更に、図２
における矩形領域Ｅ１−Ｅ２−Ｅ３−Ｅ４の面積をＳa
とすると、面積Ｓa は、数２式に示される。
をＳp 、ゲート配線間隔をＳg 、ゲート配線端部の拡散
層領域に対するオーバーラップをＳo とし、更に、図２
における矩形領域Ｅ１−Ｅ２−Ｅ３−Ｅ４の面積をＳa
とすると、面積Ｓa は、数２式に示される。
【００４５】
【数２】 一方、従来例２のＣＭＯＳ ＳＲＡＭセルにおいて、こ
のＳa に相当する領域である図１３における矩形領域Ｇ
１−Ｇ２−Ｇ３−Ｇ４の面積をＳb とすると、面積Ｓb
は、数３式に示される。
のＳa に相当する領域である図１３における矩形領域Ｇ
１−Ｇ２−Ｇ３−Ｇ４の面積をＳb とすると、面積Ｓb
は、数３式に示される。
【００４６】
【数３】 （２）式、（３）式より面積Ｓa と面積Ｓb との差Ｓa
−Ｓb は、数４式のように求められる。
−Ｓb は、数４式のように求められる。
【００４７】
【数４】 ここで、拡散層領域とゲート配線との間隔Ｓp は、素子
領域のパターン及びゲート配線のパターンの位置合わせ
の保証精度程度の大きさであるのに対して、ゲート配線
端部の拡散層領域に対するオーバーラップＳo は、ゲー
ト配線端部で生じるレイアウトデータと実際のゲート配
線との形状ずれがトランジスタ特性に影響を与えないよ
うに、前述の位置合わせの保証精度にマージンを加えた
値が設定される。従って、一般に拡散層領域とゲート配
線との間隔Ｓp と、ゲート配線端部の拡散層領域に対す
るオーバーラップＳo との間には、数５式に示される関
係がある。
領域のパターン及びゲート配線のパターンの位置合わせ
の保証精度程度の大きさであるのに対して、ゲート配線
端部の拡散層領域に対するオーバーラップＳo は、ゲー
ト配線端部で生じるレイアウトデータと実際のゲート配
線との形状ずれがトランジスタ特性に影響を与えないよ
うに、前述の位置合わせの保証精度にマージンを加えた
値が設定される。従って、一般に拡散層領域とゲート配
線との間隔Ｓp と、ゲート配線端部の拡散層領域に対す
るオーバーラップＳo との間には、数５式に示される関
係がある。
【００４８】
【数５】 更に、（４）式及び（５）式より、面積Ｓa と面積Ｓb
との間には、数６式の関係が成り立つ。
との間には、数６式の関係が成り立つ。
【００４９】
【数６】 （６）式から理解されるように、本実施の形態のＣＭＯ
Ｓ ＳＲＡＭセルの有する矩形面積は、従来例２と比較
して小さい。
Ｓ ＳＲＡＭセルの有する矩形面積は、従来例２と比較
して小さい。
【００５０】例えば、０．３５μｍルールのＣＭＯＳプ
ロセス技術を適用して製造した場合、本実施の形態及び
従来例２の各ＣＭＯＳ ＳＲＡＭセルに関して、面積Ｓ
a は面積Ｓb に比べて約２０％縮小されている。また、
ＳＲＡＭセル全体の面積で比較すると、本実施の形態の
ＳＲＡＭセル面積は、従来例２と比較して、約４％縮小
されている。
ロセス技術を適用して製造した場合、本実施の形態及び
従来例２の各ＣＭＯＳ ＳＲＡＭセルに関して、面積Ｓ
a は面積Ｓb に比べて約２０％縮小されている。また、
ＳＲＡＭセル全体の面積で比較すると、本実施の形態の
ＳＲＡＭセル面積は、従来例２と比較して、約４％縮小
されている。
【００５１】以上説明したように、本実施の形態のＳＲ
ＡＭセルは、ＳＯＩ基板上において、フリップフロップ
を構成するＭＯＳトランジスタがワード線方向に配置さ
れている。また、本実施の形態においては、フリップフ
ロップを構成するＭＯＳトランジスタの全てのゲート
は、夫々のチャネル領域上方においてワード線方向と直
角に交わる方向に延設されている。更に、本実施の形態
においては、フリップフロップを構成するＭＯＳトラン
ジスタのゲートの内、電気的に接続されたｐＭＯＳトラ
ンジスタのゲートとｎＭＯＳトランジスタのゲートとの
間の領域において、該ｐＭＯＳトランジスタ及びｎＭＯ
Ｓトランジスタの夫々の有するドレイン拡散層領域と、
トランスファゲートを構成するＭＯＳトランジスタのド
レイン拡散層領域又はソース拡散層領域とが、拡散層配
線により接続された構成を有する。また、このような構
成を有することにより、本実施の形態においては、前述
の拡散層配線により接続された領域を従来例２と比較し
て小面積で形成することができる。結果として、本実施
の形態のＳＲＡＭセルは、セル全体としても面積が縮小
されている。
ＡＭセルは、ＳＯＩ基板上において、フリップフロップ
を構成するＭＯＳトランジスタがワード線方向に配置さ
れている。また、本実施の形態においては、フリップフ
ロップを構成するＭＯＳトランジスタの全てのゲート
は、夫々のチャネル領域上方においてワード線方向と直
角に交わる方向に延設されている。更に、本実施の形態
においては、フリップフロップを構成するＭＯＳトラン
ジスタのゲートの内、電気的に接続されたｐＭＯＳトラ
ンジスタのゲートとｎＭＯＳトランジスタのゲートとの
間の領域において、該ｐＭＯＳトランジスタ及びｎＭＯ
Ｓトランジスタの夫々の有するドレイン拡散層領域と、
トランスファゲートを構成するＭＯＳトランジスタのド
レイン拡散層領域又はソース拡散層領域とが、拡散層配
線により接続された構成を有する。また、このような構
成を有することにより、本実施の形態においては、前述
の拡散層配線により接続された領域を従来例２と比較し
て小面積で形成することができる。結果として、本実施
の形態のＳＲＡＭセルは、セル全体としても面積が縮小
されている。
【００５２】（第２の実施の形態）本発明の第２の実施
の形態のＣＭＯＳ ＳＲＡＭセルについて、図６及び図
７を用いて説明する。
の形態のＣＭＯＳ ＳＲＡＭセルについて、図６及び図
７を用いて説明する。
【００５３】本実施の形態のＣＭＯＳ ＳＲＡＭセル
は、図６に示されるように、素子領域６１０、ゲート配
線６２０、６２１、６２２及び６２３、コンタクト孔６
８０ａ乃至６８０ｈ、第１アルミ配線６４１、６５１、
６７１及び６７２、スルーホール６９０ａ及び６９０
ｂ、第２アルミ配線６６１及び６６２を備え、ＳＯＩ基
板上に構成されている。また、図７を参照すると、図６
における素子領域６１０と、ゲート配線６２０、６２
１、６２２及び６２３とが示されており、図６における
ＭＯＳトランジスタの配置を理解することができる。ま
た、図６及び図７から理解されるように、本実施の形態
のＣＭＯＳ ＳＲＡＭセル内には、ゲート配線６２０又
は６２１をゲートとするＭＯＳトランジスタが夫々１個
ずつ形成されており、ゲート配線６２２及び６２３をゲ
ートとするＭＯＳトランジスタが夫々２個ずつ形成され
ている。即ち、一つのＣＭＯＳ ＳＲＡＭセルは、合計
６個のＭＯＳトランジスタを備えている。
は、図６に示されるように、素子領域６１０、ゲート配
線６２０、６２１、６２２及び６２３、コンタクト孔６
８０ａ乃至６８０ｈ、第１アルミ配線６４１、６５１、
６７１及び６７２、スルーホール６９０ａ及び６９０
ｂ、第２アルミ配線６６１及び６６２を備え、ＳＯＩ基
板上に構成されている。また、図７を参照すると、図６
における素子領域６１０と、ゲート配線６２０、６２
１、６２２及び６２３とが示されており、図６における
ＭＯＳトランジスタの配置を理解することができる。ま
た、図６及び図７から理解されるように、本実施の形態
のＣＭＯＳ ＳＲＡＭセル内には、ゲート配線６２０又
は６２１をゲートとするＭＯＳトランジスタが夫々１個
ずつ形成されており、ゲート配線６２２及び６２３をゲ
ートとするＭＯＳトランジスタが夫々２個ずつ形成され
ている。即ち、一つのＣＭＯＳ ＳＲＡＭセルは、合計
６個のＭＯＳトランジスタを備えている。
【００５４】ここで、ゲート配線６２０及び６２１は、
図３におけるワード線ＷＬに対応し、図６では接続され
ていないが電気的に等価な配線である。また、ゲート配
線６２２をゲートとするＭＯＳトランジスタの内、ｐ+
拡散層領域６１１及び６１２を夫々ソース及びドレイン
とするｐＭＯＳトランジスタは、図３におけるｐＭＯＳ
トランジスタ３０１に対応しており、また、ｎ+ 拡散層
領域６１８及び６１３を夫々ソース及びドレインとする
ｎＭＯＳトランジスタは、図３におけるｎＭＯＳトラン
ジスタ３１１に対応している。同様にして、ゲート配線
６２３をゲートとするＭＯＳトランジスタの内、ｐ+ 拡
散層領域６１１及び６１５を夫々ソース及びドレインと
するｐＭＯＳトランジスタは、図３におけるｐＭＯＳト
ランジスタ３０２に対応しており、また、ｎ+ 拡散層領
域１１８及び１１６を夫々ソース及びドレインとするｎ
ＭＯＳトランジスタは、図３におけるｎＭＯＳトランジ
スタ３１２に対応している。また、ゲート配線６２０を
ゲートとし、ｎ+ 拡散層領域６１３及び６１４をソース
又はドレインとするｎＭＯＳトランジスタは、図３にお
けるｎＭＯＳトランジスタ３２１に対応しており、ま
た、ゲート配線６２１をゲートとし、ｎ+ 拡散層領域６
１６及び６１７をソース又はドレインとするｎＭＯＳト
ランジスタは、図３におけるｎＭＯＳトランジスタ３２
２に対応している。尚、図３におけるｎＭＯＳトランジ
スタ３２１及び３２２について、このような表現となる
のは、第１の実施の形態と同様、夫々のソース及びドレ
インを特定することができないためであり、実装上何等
問題とされないためである。
図３におけるワード線ＷＬに対応し、図６では接続され
ていないが電気的に等価な配線である。また、ゲート配
線６２２をゲートとするＭＯＳトランジスタの内、ｐ+
拡散層領域６１１及び６１２を夫々ソース及びドレイン
とするｐＭＯＳトランジスタは、図３におけるｐＭＯＳ
トランジスタ３０１に対応しており、また、ｎ+ 拡散層
領域６１８及び６１３を夫々ソース及びドレインとする
ｎＭＯＳトランジスタは、図３におけるｎＭＯＳトラン
ジスタ３１１に対応している。同様にして、ゲート配線
６２３をゲートとするＭＯＳトランジスタの内、ｐ+ 拡
散層領域６１１及び６１５を夫々ソース及びドレインと
するｐＭＯＳトランジスタは、図３におけるｐＭＯＳト
ランジスタ３０２に対応しており、また、ｎ+ 拡散層領
域１１８及び１１６を夫々ソース及びドレインとするｎ
ＭＯＳトランジスタは、図３におけるｎＭＯＳトランジ
スタ３１２に対応している。また、ゲート配線６２０を
ゲートとし、ｎ+ 拡散層領域６１３及び６１４をソース
又はドレインとするｎＭＯＳトランジスタは、図３にお
けるｎＭＯＳトランジスタ３２１に対応しており、ま
た、ゲート配線６２１をゲートとし、ｎ+ 拡散層領域６
１６及び６１７をソース又はドレインとするｎＭＯＳト
ランジスタは、図３におけるｎＭＯＳトランジスタ３２
２に対応している。尚、図３におけるｎＭＯＳトランジ
スタ３２１及び３２２について、このような表現となる
のは、第１の実施の形態と同様、夫々のソース及びドレ
インを特定することができないためであり、実装上何等
問題とされないためである。
【００５５】図６に示される第１アルミ配線６４１は、
電源（Ｖｄｄ）配線であり、第１アルミ配線６５１は、
接地（Ｇｎｄ）配線である。図７におけるｐ+ 拡散層領
域６１１は、コンタクト孔６８０ａを介して電源配線で
ある第１アルミ配線６４１に接続されてＶｄｄ電位が与
えられる。また、図７におけるｎ+ 拡散層領域６１８
は、コンタクト孔６８０ｂを介して接地配線である第１
アルミ配線６５１に接続されて、Ｇｎｄ電位が与えられ
る。
電源（Ｖｄｄ）配線であり、第１アルミ配線６５１は、
接地（Ｇｎｄ）配線である。図７におけるｐ+ 拡散層領
域６１１は、コンタクト孔６８０ａを介して電源配線で
ある第１アルミ配線６４１に接続されてＶｄｄ電位が与
えられる。また、図７におけるｎ+ 拡散層領域６１８
は、コンタクト孔６８０ｂを介して接地配線である第１
アルミ配線６５１に接続されて、Ｇｎｄ電位が与えられ
る。
【００５６】図６及び図７において、ｐ+ 拡散層領域６
１２及びｎ+ 拡散層領域６１３は、線６３１を境界とし
て隣接配置され、一つの拡散層領域を構成している。ま
た、ｐ+ 拡散層領域６１２とｎ+ 拡散層領域６１３とに
より構成される拡散層領域は、図６に示される第１アル
ミ配線６７１並びにコンタクト孔６８０ｃ及び６８０ｄ
によりゲート配線６２３に接続されている。また、同様
に、ｐ+ 拡散層領域６１５及びｎ+ 拡散層領域６１６
は、線６３２を境界として隣接配置され、一つの拡散層
領域を構成している。また、ｐ+ 拡散層領域６１５とｎ
+ 拡散層領域６１６とにより構成される拡散層領域は、
図６に示される第１アルミ配線６７２並びにコンタクト
孔６８０ｅ及び６８０ｆによりゲート配線６２２に接続
されている。このように接続することにより、図３にお
けるｐＭＯＳトランジスタ３０１及び３０２並びにｎＭ
ＯＳトランジスタ３１１及び３１２は、フリップフロッ
プを構成している。
１２及びｎ+ 拡散層領域６１３は、線６３１を境界とし
て隣接配置され、一つの拡散層領域を構成している。ま
た、ｐ+ 拡散層領域６１２とｎ+ 拡散層領域６１３とに
より構成される拡散層領域は、図６に示される第１アル
ミ配線６７１並びにコンタクト孔６８０ｃ及び６８０ｄ
によりゲート配線６２３に接続されている。また、同様
に、ｐ+ 拡散層領域６１５及びｎ+ 拡散層領域６１６
は、線６３２を境界として隣接配置され、一つの拡散層
領域を構成している。また、ｐ+ 拡散層領域６１５とｎ
+ 拡散層領域６１６とにより構成される拡散層領域は、
図６に示される第１アルミ配線６７２並びにコンタクト
孔６８０ｅ及び６８０ｆによりゲート配線６２２に接続
されている。このように接続することにより、図３にお
けるｐＭＯＳトランジスタ３０１及び３０２並びにｎＭ
ＯＳトランジスタ３１１及び３１２は、フリップフロッ
プを構成している。
【００５７】また、図６に示される第２アルミ配線６６
１及び６６２は、図３におけるビット線対Ｄ及びＤＢに
対応しており、ゲート配線６２１は、図３におけるワー
ド線ＷＬに対応している。図７におけるｎ+ 拡散層領域
６１４又は６１７は、夫々、コンタクト孔６８０ｇ又は
６８０ｈ、及びスルーホール６９０ａ又は６９０ｂを介
して、ビット線Ｄ又はＤＢとしての第２アルミ配線６６
１又は６６２に接続されている。
１及び６６２は、図３におけるビット線対Ｄ及びＤＢに
対応しており、ゲート配線６２１は、図３におけるワー
ド線ＷＬに対応している。図７におけるｎ+ 拡散層領域
６１４又は６１７は、夫々、コンタクト孔６８０ｇ又は
６８０ｈ、及びスルーホール６９０ａ又は６９０ｂを介
して、ビット線Ｄ又はＤＢとしての第２アルミ配線６６
１又は６６２に接続されている。
【００５８】図６及び図７から明らかなように、フリッ
プフロップを構成するＭＯＳトランジスタは、夫々の有
するゲートがワード線ＷＬとしての２つのゲート配線６
２１及び６２２の延設されている方向に対して、夫々の
有するチャネル領域上において、直角に交わるようにし
て構成されている。また、フリップフロップを構成する
ＭＯＳトランジスタは、夫々の有するソース拡散層領域
とドレイン拡散層領域とがワード線ＷＬとしての２つの
ゲート配線６２１及び６２２の延設されている方向に沿
うようにして配置されている。
プフロップを構成するＭＯＳトランジスタは、夫々の有
するゲートがワード線ＷＬとしての２つのゲート配線６
２１及び６２２の延設されている方向に対して、夫々の
有するチャネル領域上において、直角に交わるようにし
て構成されている。また、フリップフロップを構成する
ＭＯＳトランジスタは、夫々の有するソース拡散層領域
とドレイン拡散層領域とがワード線ＷＬとしての２つの
ゲート配線６２１及び６２２の延設されている方向に沿
うようにして配置されている。
【００５９】尚、本実施の形態においても第１の実施の
形態と同様、ｐ+ 拡散層領域６１２とｎ+ 拡散層領域６
１３、及びｐ+ 拡散層領域６１５とｎ+ 拡散層領域６１
６は、夫々、線６３１及び６３２を境界として隣接配置
されている。また、各拡散層領域表面に対しては、シリ
サイド層が形成されており、ｐ+ 拡散層領域６１２とｎ
+ 拡散層領域６１３、及びｐ+ 拡散層領域６１５とｎ+
拡散層領域６１６は、夫々、電気的に接続されている。
形態と同様、ｐ+ 拡散層領域６１２とｎ+ 拡散層領域６
１３、及びｐ+ 拡散層領域６１５とｎ+ 拡散層領域６１
６は、夫々、線６３１及び６３２を境界として隣接配置
されている。また、各拡散層領域表面に対しては、シリ
サイド層が形成されており、ｐ+ 拡散層領域６１２とｎ
+ 拡散層領域６１３、及びｐ+ 拡散層領域６１５とｎ+
拡散層領域６１６は、夫々、電気的に接続されている。
【００６０】次に、上述したＣＭＯＳ ＳＲＡＭセルを
セル境界線１０００を境に２行２列配置したものについ
て図８を用いて説明する。尚、本実施の形態において
は、図８に示されるように、任意の一つのＣＭＯＳ Ｓ
ＲＡＭセルを基準として、左右いずれかに配置されるＣ
ＭＯＳ ＳＲＡＭセルのレイアウトは、基準となるＣＭ
ＯＳ ＳＲＡＭセルのレイアウトを左右反転させたもの
であり、上下いずれかに配置されるＣＭＯＳ ＳＲＡＭ
セルのレイアウトは、基準となるＣＭＯＳ ＳＲＡＭセ
ルのレイアウトを上下反転させたものであり、いずれか
の斜めの方向に配置されるＣＭＯＳ ＳＲＡＭセルのレ
イアウトは、基準となるＣＭＯＳ ＳＲＡＭセルのレイ
アウトを上下左右反転させたものである。しかしなが
ら、これは本実施の形態としての一例であり、本発明の
概念がこれに制限されるものではないことは、言うまで
もない。
セル境界線１０００を境に２行２列配置したものについ
て図８を用いて説明する。尚、本実施の形態において
は、図８に示されるように、任意の一つのＣＭＯＳ Ｓ
ＲＡＭセルを基準として、左右いずれかに配置されるＣ
ＭＯＳ ＳＲＡＭセルのレイアウトは、基準となるＣＭ
ＯＳ ＳＲＡＭセルのレイアウトを左右反転させたもの
であり、上下いずれかに配置されるＣＭＯＳ ＳＲＡＭ
セルのレイアウトは、基準となるＣＭＯＳ ＳＲＡＭセ
ルのレイアウトを上下反転させたものであり、いずれか
の斜めの方向に配置されるＣＭＯＳ ＳＲＡＭセルのレ
イアウトは、基準となるＣＭＯＳ ＳＲＡＭセルのレイ
アウトを上下左右反転させたものである。しかしなが
ら、これは本実施の形態としての一例であり、本発明の
概念がこれに制限されるものではないことは、言うまで
もない。
【００６１】図８を参照すると、図７におけるｐ+ 拡散
層領域６１１又はｎ+ 拡散層領域６１８が隣接セルと共
有されていることが理解される。また、ｐ+ 拡散層領域
６１１は、電源配線である第１アルミ配線６４１からコ
ンタクト孔６８０ａを介してＶｄｄ電位を供給されてい
る。一方、ｎ+ 拡散層領域６１８は、接地配線である第
１アルミ配線６５１からコンタクト孔６８０ｂを介して
Ｇｎｄ電位を供給されている。
層領域６１１又はｎ+ 拡散層領域６１８が隣接セルと共
有されていることが理解される。また、ｐ+ 拡散層領域
６１１は、電源配線である第１アルミ配線６４１からコ
ンタクト孔６８０ａを介してＶｄｄ電位を供給されてい
る。一方、ｎ+ 拡散層領域６１８は、接地配線である第
１アルミ配線６５１からコンタクト孔６８０ｂを介して
Ｇｎｄ電位を供給されている。
【００６２】ここで、第１の実施の形態においては、図
５に示されるように上下に隣接するセル間において、Ｖ
ｄｄ電位又はＧｎｄ電位を供給するためのコンタクト孔
１８０ａ乃至１８０ｃ並びにスルーホール１９０ａ乃至
１９０ｃを配置するための領域を必要としており、一の
セルのゲート配線１２２と他のセルのゲート配線１２３
と間の距離がこの必要とされる領域により決定されてい
る。これに対して、本実施の形態においては、ワード線
ＷＬを２つのゲート配線６２０及び６２１に分割し、該
ゲート配線６２０及び６２１を個々のＣＭＯＳ ＳＲＡ
Ｍセルの上下に配置していることにより、フリップフロ
ップを構成するＭＯＳトランジスタを同一セル内におい
て上下に配置するできる。この結果、Ｖｄｄ電位又はＧ
ｎｄ電位を供給するためのコンタクト孔６８０ａ１の及
び６８０ｂの配置を工夫することができ、上述の第１の
実施の形態において必要とされている領域が不要にな
る。従って、フリップフロップを構成するトランジスタ
のゲートとなるゲート配線６２２及び６２３の間の間隔
は、プロセス技術により規定されるゲート配線の最小間
隔まで縮小可能である。
５に示されるように上下に隣接するセル間において、Ｖ
ｄｄ電位又はＧｎｄ電位を供給するためのコンタクト孔
１８０ａ乃至１８０ｃ並びにスルーホール１９０ａ乃至
１９０ｃを配置するための領域を必要としており、一の
セルのゲート配線１２２と他のセルのゲート配線１２３
と間の距離がこの必要とされる領域により決定されてい
る。これに対して、本実施の形態においては、ワード線
ＷＬを２つのゲート配線６２０及び６２１に分割し、該
ゲート配線６２０及び６２１を個々のＣＭＯＳ ＳＲＡ
Ｍセルの上下に配置していることにより、フリップフロ
ップを構成するＭＯＳトランジスタを同一セル内におい
て上下に配置するできる。この結果、Ｖｄｄ電位又はＧ
ｎｄ電位を供給するためのコンタクト孔６８０ａ１の及
び６８０ｂの配置を工夫することができ、上述の第１の
実施の形態において必要とされている領域が不要にな
る。従って、フリップフロップを構成するトランジスタ
のゲートとなるゲート配線６２２及び６２３の間の間隔
は、プロセス技術により規定されるゲート配線の最小間
隔まで縮小可能である。
【００６３】以上説明した本実施の形態のＣＭＯＳ Ｓ
ＲＡＭセルにおいては、図７におけるｐ+ 拡散層領域６
１２とｎ+ 拡散層領域６１３とが形成される拡散層領域
を含む矩形領域Ｆ１−Ｆ２−Ｆ３−Ｆ４の面積は、前述
の第１の実施の形態における面積Ｓa と同じであり、従
来例２と比較して第１の実施の形態と同様に面積縮小が
図られている。更に、本実施の形態においては、前述の
ように、ワード線ＷＬとなるゲート配線が２つに分割さ
れてゲート配線６２０及び６２１として同一セル内にお
いて上下に配置されているため、フリップフロップを構
成するＭＯＳトランジスタのゲート間隔の内、上下に配
置される図８におけるゲート配線６２２と６２３との間
隔が、上下に配置される第１の実施の形態の図５に示さ
れるゲート配線１２１とゲート配線１２１との間隔、又
はゲート配線１２２とゲート配線１２２との間隔よりも
縮小可能である。
ＲＡＭセルにおいては、図７におけるｐ+ 拡散層領域６
１２とｎ+ 拡散層領域６１３とが形成される拡散層領域
を含む矩形領域Ｆ１−Ｆ２−Ｆ３−Ｆ４の面積は、前述
の第１の実施の形態における面積Ｓa と同じであり、従
来例２と比較して第１の実施の形態と同様に面積縮小が
図られている。更に、本実施の形態においては、前述の
ように、ワード線ＷＬとなるゲート配線が２つに分割さ
れてゲート配線６２０及び６２１として同一セル内にお
いて上下に配置されているため、フリップフロップを構
成するＭＯＳトランジスタのゲート間隔の内、上下に配
置される図８におけるゲート配線６２２と６２３との間
隔が、上下に配置される第１の実施の形態の図５に示さ
れるゲート配線１２１とゲート配線１２１との間隔、又
はゲート配線１２２とゲート配線１２２との間隔よりも
縮小可能である。
【００６４】例えば、０．３５μｍルールのＣＭＯＳプ
ロセス技術によりＣＭＯＳ ＳＲＡＭセルを製造した場
合、本実施の形態のＳＲＡＭセルの面積は、従来例２と
比較して、約７％の面積縮小が図られることになり、前
述の第１の実施の形態と比較しても面積の縮小化が達成
されている。
ロセス技術によりＣＭＯＳ ＳＲＡＭセルを製造した場
合、本実施の形態のＳＲＡＭセルの面積は、従来例２と
比較して、約７％の面積縮小が図られることになり、前
述の第１の実施の形態と比較しても面積の縮小化が達成
されている。
【００６５】尚、上述した第１及び第２の実施の形態の
いずれにおいても、トランスファゲートを構成するＭＯ
Ｓトランジスタとして、ｎＭＯＳトランジスタを用いて
説明してきたが、ｐＭＯＳトランジスタとしても良い。
その場合、フリップフロップを構成するｐＭＯＳトラン
ジスタのドレイン領域と、当該トランスファゲートを構
成するｐＭＯＳトランジスタのソース又はドレイン領域
とを共通のｐ+ 拡散層領域で構成し、本発明の概念を適
用するものとする。
いずれにおいても、トランスファゲートを構成するＭＯ
Ｓトランジスタとして、ｎＭＯＳトランジスタを用いて
説明してきたが、ｐＭＯＳトランジスタとしても良い。
その場合、フリップフロップを構成するｐＭＯＳトラン
ジスタのドレイン領域と、当該トランスファゲートを構
成するｐＭＯＳトランジスタのソース又はドレイン領域
とを共通のｐ+ 拡散層領域で構成し、本発明の概念を適
用するものとする。
【００６６】
【発明の効果】以上説明してきたように、本発明によれ
ば、フリップフロップとトランスファゲートとにより構
成されるＳＯＩ ＣＭＯＳ ＳＲＡＭセルに関し、フリ
ップフロップを構成するｐＭＯＳトランジスタ及びｎＭ
ＯＳトランジスタの夫々の有するドレイン拡散層と、ト
ランスファゲートを構成するＭＯＳトランジスタのソー
ス又はドレイン拡散層領域とを備えた拡散層領域の面積
を縮小することができ、ＳＲＡＭセル全体としても面積
の縮小化が達成される。
ば、フリップフロップとトランスファゲートとにより構
成されるＳＯＩ ＣＭＯＳ ＳＲＡＭセルに関し、フリ
ップフロップを構成するｐＭＯＳトランジスタ及びｎＭ
ＯＳトランジスタの夫々の有するドレイン拡散層と、ト
ランスファゲートを構成するＭＯＳトランジスタのソー
ス又はドレイン拡散層領域とを備えた拡散層領域の面積
を縮小することができ、ＳＲＡＭセル全体としても面積
の縮小化が達成される。
【図１】本発明の第１の実施の形態のＣＭＯＳ ＳＲＡ
Ｍセルの構成を示す平面図である。
Ｍセルの構成を示す平面図である。
【図２】図１に示される素子領域及びゲート配線の関係
を示す平面図である。
を示す平面図である。
【図３】シングルポートＣＭＯＳ ＳＲＡＭセルを示す
回路図である。
回路図である。
【図４】図２において指定した断面を示す断面図であ
る。
る。
【図５】図１に示されるＣＭＯＳ ＳＲＡＭセルを２行
２列配置した構成を示す平面図である。
２列配置した構成を示す平面図である。
【図６】本発明の第２の実施の形態のＣＭＯＳ ＳＲＡ
Ｍセルの構成を示す平面図である。
Ｍセルの構成を示す平面図である。
【図７】図６に示される素子領域及びゲート配線の関係
を示す平面図である。
を示す平面図である。
【図８】図６に示されるＣＭＯＳ ＳＲＡＭセルを２行
２列配置した構成を示す平面図である。
２列配置した構成を示す平面図である。
【図９】従来例１のＣＭＯＳ ＳＲＡＭセルの構成を示
す平面図である。
す平面図である。
【図１０】図９にしめされる素子領域及びゲート配線の
関係を示す平面図である。
関係を示す平面図である。
【図１１】図１０において指定した断面を示す断面図で
ある。
ある。
【図１２】従来例２のＣＭＯＳ ＳＲＡＭセルの構成を
示す平面図である。
示す平面図である。
【図１３】図１２に示される素子領域及びゲート配線の
関係を示す平面図である。
関係を示す平面図である。
１１０、 素子領域 １１１、１１２、１１５、１１９ ｐ+ 拡散層領
域 １１３、１１４、１１６、１１７、１１８ ｎ+
拡散層領域 １２１、１２２、１２３ ゲート配線 １３１、１３２ 線 １７１、１７２ 第１アルミ配線 １４１、１４２、１５１、１６１、１６２ 第２
アルミ配線 １８０ａ乃至１８０ｉ コンタクト孔 １９０ａ乃至１９０ｅ スルーホール ３０１、３０２ ｐＭＯＳトランジスタ ３１１、３１２、３２１、３２２ ｎＭＯＳトラ
ンジスタ ４００ シリサイド層 ４５０ 埋込酸化膜層 ４６０ ｐ型基板（ｐ−Ｓｕｂ） ６１０ 素子領域 ６１１、６１２、６１５ ｐ+ 拡散層領域 ６１３、６１４、６１６、６１７、６１８ ｎ+
拡散層領域 ６２０、６２１、６２２、６２３ ゲート配線 ６３１、６３２ 線 ６５１、６７１、６７２ 第１アルミ配線 ６６１、６６２ 第２アルミ配線 ６８０ａ乃至６８０ｈ コンタクト孔 ６９０ａ、６９０ｂ スルーホール
域 １１３、１１４、１１６、１１７、１１８ ｎ+
拡散層領域 １２１、１２２、１２３ ゲート配線 １３１、１３２ 線 １７１、１７２ 第１アルミ配線 １４１、１４２、１５１、１６１、１６２ 第２
アルミ配線 １８０ａ乃至１８０ｉ コンタクト孔 １９０ａ乃至１９０ｅ スルーホール ３０１、３０２ ｐＭＯＳトランジスタ ３１１、３１２、３２１、３２２ ｎＭＯＳトラ
ンジスタ ４００ シリサイド層 ４５０ 埋込酸化膜層 ４６０ ｐ型基板（ｐ−Ｓｕｂ） ６１０ 素子領域 ６１１、６１２、６１５ ｐ+ 拡散層領域 ６１３、６１４、６１６、６１７、６１８ ｎ+
拡散層領域 ６２０、６２１、６２２、６２３ ゲート配線 ６３１、６３２ 線 ６５１、６７１、６７２ 第１アルミ配線 ６６１、６６２ 第２アルミ配線 ６８０ａ乃至６８０ｈ コンタクト孔 ６９０ａ、６９０ｂ スルーホール
Claims (7)
- 【請求項１】 ＳＯＩ基板上に構成されたＣＭＯＳ Ｓ
ＲＡＭセルであって、 前記ＣＭＯＳ ＳＲＡＭセルは、第１及び第２のｎＭＯ
Ｓトランジスタ並びに第１及び第２のｐＭＯＳトランジ
スタとを有するフリップフロップと、第１及び第２のＭ
ＯＳトランジスタを有するトランスファゲートと、少な
くとも一つのワード線とを備えており、 前記ワード線は、所定方向に沿うようにして延設されて
おり、 前記第１及び第２のｎＭＯＳトランジスタ並びに前記第
１及び第２のｐＭＯＳトランジスタは、夫々の有するソ
ース拡散層領域とドレイン拡散層領域とが、前記所定方
向に沿うようにして配置され、且つ、夫々の有するゲー
トが夫々の有するチャネル領域上において前記所定方向
に直角に交わるようにして配置されており、 前記第１のｎＭＯＳトランジスタの有するゲートと前記
第１のｐＭＯＳトランジスタの有するゲートとは、電気
的に接続されており、 前記第２のｎＭＯＳトランジスタの有するゲートと前記
第２のｐＭＯＳトランジスタの有するゲートとは、電気
的に接続されており、 前記第１のｎＭＯＳトランジスタの有するチャネル領域
上におけるゲートと前記第１のｐＭＯＳトランジスタの
有するチャネル領域上におけるゲートとに挟まれた領域
内において、前記第１のｎＭＯＳトランジスタの有する
ドレイン拡散層領域と、前記第１のｐＭＯＳトランジス
タの有するドレイン拡散層領域と、並びに前記第１のＭ
ＯＳトランジスタの有するドレイン拡散層領域又はソー
ス拡散層領域のいずれか一方の拡散層領域とが、隣接し
て配置されることにより拡散層配線されて電気的に接続
されており、 前記第２のｎＭＯＳトランジスタの有するチャネル領域
上におけるゲートと前記第２のｐＭＯＳトランジスタの
有するチャネル領域上におけるゲートとに挟まれた領域
内において、前記第２のｎＭＯＳトランジスタの有する
ドレイン拡散層領域と、前記第２のｐＭＯＳトランジス
タの有するドレイン拡散層領域と、並びに前記第２のＭ
ＯＳトランジスタの有するドレイン拡散層領域又はソー
ス拡散層領域のいずれか一方の拡散層領域とが、隣接し
て配置されることにより拡散層配線されて電気的に接続
されていることを特徴とするＣＭＯＳ ＳＲＡＭセル。 - 【請求項２】 請求項１に記載のＣＭＯＳ ＳＲＡＭセ
ルにおいて、 一つの前記ワード線を備えており、 当該一つのワード線は、前記第１及び第２のＭＯＳトラ
ンジスタの共通のゲートとして動作することを特徴とす
るＣＭＯＳ ＳＲＡＭセル。 - 【請求項３】 請求項１に記載のＣＭＯＳ ＳＲＡＭセ
ルにおいて、 第１及び第２の前記ワード線を備えており、 該第１及び第２のワード線は、電気的に等価な信号を入
力するためのものであり、且つ、当該ＣＭＯＳ ＳＲＡ
Ｍセル内において電気的に分離されており、 該第１のワード線は、前記第１のＭＯＳトランジスタの
ゲートとして動作し、 該第２のワード線は、前記第２のＭＯＳトランジスタの
ゲートとして動作することを特徴とするＣＭＯＳ ＳＲ
ＡＭセル。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
のＣＭＯＳ ＳＲＡＭセルを複数個備えた半導体記憶装
置において、 前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のｎＭＯＳトランジスタの内の少なくとも一方の
ｎＭＯＳトランジスタの有するソース拡散層領域を共有
していることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１乃至請求項３のいずれかに記載
のＣＭＯＳ ＳＲＡＭセルを複数個備えた半導体記憶装
置において、 前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のｐＭＯＳトランジスタの内の少なくとも一方の
ｎＭＯＳトランジスタの有するソース拡散領域を共有し
ていることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１乃至請求項３のいずれかに記載
のＣＭＯＳ ＳＲＡＭセルを複数個備えた半導体記憶装
置において、 前記複数のＣＭＯＳ ＳＲＡＭセルの内、少なくとも一
組の隣接するＣＭＯＳＳＲＡＭセル同士は、前記第１又
は第２のＭＯＳトランジスタの内の少なくとも一方のＭ
ＯＳトランジスタの有するソース拡散層領域及びドレイ
ン拡散層領域に関し、当該ソース拡散層領域又はドレイ
ン拡散層領域のいずれか一方を共有していることを特徴
とする半導体記憶装置。 - 【請求項７】 ＳＯＩ基板上にフリップフロップとトラ
ンスファゲートで構成されるＣＭＯＳ ＳＲＡＭセルを
有する半導体記憶装置において、 前記フリップフロップを構成する同一ＳＲＡＭセル内の
ＭＯＳトランジスタがワード線方向に配置され、 該フリップフロップを構成する同一ＳＲＡＭセル内のＭ
ＯＳトランジスタの全てのゲートがワード線となるゲー
トの配線方向と垂直に配置され、 ワード線となるゲートの配線方向と垂直に配置されたゲ
ートの内、電気的に接続されたｐＭＯＳトランジスタの
ゲートとｎＭＯＳトランジスタのゲートとの間の領域に
おいて、該ｐＭＯＳトランジスタのドレイン拡散層領域
と、該ｎＭＯＳトランジスタのドレイン拡散層領域と、
及び前記トランスファゲートを構成するＭＯＳトランジ
スタのドレイン拡散層領域又はソース拡散層領域とが拡
散層配線で接続されることを特徴とする半導体記憶装
置。
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