JP3116360B2 - 自己整合型コンタクトホールの形成方法及び半導体装置 - Google Patents
自己整合型コンタクトホールの形成方法及び半導体装置Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は自己整合型コンタクトホールの形成方法及び
半導体装置に関し、特に自己整合的に形成するコンタク
トホールに関する。
半導体装置に関し、特に自己整合的に形成するコンタク
トホールに関する。
［従来の技術］ 以下、従来の自己整合型コンタクトホールの形成方法
及び半導体装置を図面を用いて説明する。第８図はスタ
ックキャパシタ型DRAMセルに自己整合型コンタクトホー
ルを開口した従来例を示す平面図、第９図，第10図はそ
れぞれ第８図中のＦ−Ｆ′,G−Ｇ′断面図である。
及び半導体装置を図面を用いて説明する。第８図はスタ
ックキャパシタ型DRAMセルに自己整合型コンタクトホー
ルを開口した従来例を示す平面図、第９図，第10図はそ
れぞれ第８図中のＦ−Ｆ′,G−Ｇ′断面図である。
まず、Ｐ型シリコン基板100上に改良ロコス（LOCOS）
法により、膜厚0.8μｍのフィールド絶縁層101と形成し
た。ここでフィールド絶縁層101のパターン端は、自己
整合で形成するコンタクトホールの側壁として利用する
ため、バーズビークが小さく、急峻な段差を有する縦断
面形状となっていることが必要である。
法により、膜厚0.8μｍのフィールド絶縁層101と形成し
た。ここでフィールド絶縁層101のパターン端は、自己
整合で形成するコンタクトホールの側壁として利用する
ため、バーズビークが小さく、急峻な段差を有する縦断
面形状となっていることが必要である。
次に、膜厚20nmのゲート絶縁層102を形成し、この上
にLPCVD法により多結晶シリコンを膜厚0.3μｍ堆積し、
この多結晶シリコンにリンを拡散して、層抵抗を40Ω／
□とした。更にこの上にLPCVD法により、二酸化シリコ
ンを膜厚0.3μｍ堆積し、フォトリソグラフィ技術によ
り、二酸化シリコンと前記多結晶シリコンをパターニン
グし、リンを拡散した多結晶シリコンから成るワード線
103を形成した。
にLPCVD法により多結晶シリコンを膜厚0.3μｍ堆積し、
この多結晶シリコンにリンを拡散して、層抵抗を40Ω／
□とした。更にこの上にLPCVD法により、二酸化シリコ
ンを膜厚0.3μｍ堆積し、フォトリソグラフィ技術によ
り、二酸化シリコンと前記多結晶シリコンをパターニン
グし、リンを拡散した多結晶シリコンから成るワード線
103を形成した。
次に、基板面にイオン注入法により、リンを注入して
n-層104とし、LPCVD法により二酸化シリコンを0.2μｍ
堆積し、反応性イオンエッチングにより、堆積した0.2
μｍをエッチバックし、ワード線103の側壁に二酸化シ
リコンを残し、前述したワード線103の上表面の二酸化
シリコンと合わせて、ワード線103を覆う第１絶縁層105
を形成した。
n-層104とし、LPCVD法により二酸化シリコンを0.2μｍ
堆積し、反応性イオンエッチングにより、堆積した0.2
μｍをエッチバックし、ワード線103の側壁に二酸化シ
リコンを残し、前述したワード線103の上表面の二酸化
シリコンと合わせて、ワード線103を覆う第１絶縁層105
を形成した。
更に、基板面にイオン注入法によりヒ素を注入し、熱
処理を行いn+層106を形成し、LPCVD法により、二酸化シ
リコンを0.2μｍ堆積して第２絶縁層107を形成した。
処理を行いn+層106を形成し、LPCVD法により、二酸化シ
リコンを0.2μｍ堆積して第２絶縁層107を形成した。
続いてフォトリソグラフィ技術により、セルキャパシ
タのノード電極とシリコン基板の接触領域108にコンタ
クトホールを形成するため、セルキャパシタのノード電
極とシリコン基板の接触領域108を開口するためのマス
クパターン109をフォトレジストの窓開けパターンとし
て用いた。
タのノード電極とシリコン基板の接触領域108にコンタ
クトホールを形成するため、セルキャパシタのノード電
極とシリコン基板の接触領域108を開口するためのマス
クパターン109をフォトレジストの窓開けパターンとし
て用いた。
そして、反応性イオンエッチングにより第２絶縁層10
7 0.2μｍをエッチングして、セルキャパシタのノード
電極とシリコン基盤の接触領域108を形成した。ここ
で、このセルキャパシタのノード電極とシリコン基盤の
接触領域108は、第８図中のＦ−Ｆ′方向には、第９図
に示すように、フィールド絶縁層101と、その側壁に形
成した第１絶縁層105及び第２絶縁層107とを利用して自
己整合的に形成し、第８図中のＧ−Ｇ′方向には、第10
図に示すようにワード線103を覆うように形成した第１
絶縁層105及び第２絶縁層107とを利用して自己整合的に
形成した。
7 0.2μｍをエッチングして、セルキャパシタのノード
電極とシリコン基盤の接触領域108を形成した。ここ
で、このセルキャパシタのノード電極とシリコン基盤の
接触領域108は、第８図中のＦ−Ｆ′方向には、第９図
に示すように、フィールド絶縁層101と、その側壁に形
成した第１絶縁層105及び第２絶縁層107とを利用して自
己整合的に形成し、第８図中のＧ−Ｇ′方向には、第10
図に示すようにワード線103を覆うように形成した第１
絶縁層105及び第２絶縁層107とを利用して自己整合的に
形成した。
次に、LPCVD法により多結晶シリコンを0.2μｍ堆積
し、リン拡散を行って層抵抗を50Ω／□とした後、フォ
トリソグラフィ技術によりパターニングして、セルキャ
パシタのノード電極110とした。
し、リン拡散を行って層抵抗を50Ω／□とした後、フォ
トリソグラフィ技術によりパターニングして、セルキャ
パシタのノード電極110とした。
次に、LPCVD法により、二酸化シリコン2nm、窒化シリ
コン7nm、二酸化シリコン2nmを堆積してキャパシタの絶
縁層111を形成し、さらにLPCVD法により多結晶シリコン
を0.2μｍ堆積し、リン拡散して層抵抗を50Ω／□し
て、フォトリソグラフィ技術により所定の形状にパター
ニングしてセルプレート112とした。
コン7nm、二酸化シリコン2nmを堆積してキャパシタの絶
縁層111を形成し、さらにLPCVD法により多結晶シリコン
を0.2μｍ堆積し、リン拡散して層抵抗を50Ω／□し
て、フォトリソグラフィ技術により所定の形状にパター
ニングしてセルプレート112とした。
層間絶縁層として、CVD法により二酸化シリコン100nm
と、LPCVD法によりBPSGを0.4μｍ堆積し、熱処理を行い
BPSGをフローし、フォトリソグラフィ技術によりビット
線コンタクト113を開口した。さらに、スパッタ法によ
り高融点金属シリサイドを0.2μｍ堆積し、イオン注入
法によりリンを注入した後、フォトリソグラフィ技術に
より、高融点金属シリサイドをパターニングしてビット
線114とした。
と、LPCVD法によりBPSGを0.4μｍ堆積し、熱処理を行い
BPSGをフローし、フォトリソグラフィ技術によりビット
線コンタクト113を開口した。さらに、スパッタ法によ
り高融点金属シリサイドを0.2μｍ堆積し、イオン注入
法によりリンを注入した後、フォトリソグラフィ技術に
より、高融点金属シリサイドをパターニングしてビット
線114とした。
上記のように従来では、自己整合的に形成されるコン
タクトホールは、フィールド絶縁層101と中間配線層103
の上表面及び側壁に形成された絶縁層105,107の双方を
用いて形成されていた。
タクトホールは、フィールド絶縁層101と中間配線層103
の上表面及び側壁に形成された絶縁層105,107の双方を
用いて形成されていた。
［発明が解決しようとする課題］ 従来の自己整合型コンタクトホールは、フィールド絶
縁層及びワード線の上表面と側壁に形成した絶縁層によ
り構成していたため、以下の課題があった。
縁層及びワード線の上表面と側壁に形成した絶縁層によ
り構成していたため、以下の課題があった。
まず、自己整合型コンタクトホールを形成するため
に、フィールド絶縁層をそのパターン端での段差を急峻
にし、かつ絶縁層の厚さを本来の素子分離の機能を満足
させるために必要な厚さより厚くしなければならなかっ
た。このことは、次工程のフォトリソグラフィ工程にお
けるフォトレジストのパターニング及びエッチングの際
の加工精度を大きく低下させる直接的原因となる。
に、フィールド絶縁層をそのパターン端での段差を急峻
にし、かつ絶縁層の厚さを本来の素子分離の機能を満足
させるために必要な厚さより厚くしなければならなかっ
た。このことは、次工程のフォトリソグラフィ工程にお
けるフォトレジストのパターニング及びエッチングの際
の加工精度を大きく低下させる直接的原因となる。
また、ワード線の上表面にもあらかじめ絶縁層を形成
しておく必要があるため、ワード線による段差が大きく
なる。例えばワード線の厚さ0.3μｍ、ワード線上表面
の絶縁膜0.2μｍ、ワード線側壁の絶縁膜を0.2μｍとし
た場合、マスクレイアウト上でワード線間隔が0.7μｍ
のところでは、幅0.3μｍ、深さ0.5μｍのスリット状の
凹部が形成され、次のフォトリソグラフィ工程でのフォ
トレジストのパターニング及びエッチングを非常に難し
いものとしていた。
しておく必要があるため、ワード線による段差が大きく
なる。例えばワード線の厚さ0.3μｍ、ワード線上表面
の絶縁膜0.2μｍ、ワード線側壁の絶縁膜を0.2μｍとし
た場合、マスクレイアウト上でワード線間隔が0.7μｍ
のところでは、幅0.3μｍ、深さ0.5μｍのスリット状の
凹部が形成され、次のフォトリソグラフィ工程でのフォ
トレジストのパターニング及びエッチングを非常に難し
いものとしていた。
このように、従来では自己整合型コンタクトホールを
形成する場合には、下地パターンの段差が大きくなっ
て、次のフォトリソグラフィ工程での加工精度が低下が
厳しく、現実的には使用しにくいという課題があった。
形成する場合には、下地パターンの段差が大きくなっ
て、次のフォトリソグラフィ工程での加工精度が低下が
厳しく、現実的には使用しにくいという課題があった。
さらにフィールド絶縁層も自己整合型コンタクトホー
ルの形成に利用していたため、シリコン基板上のコンタ
クトホールにしか適用できないという課題があった。
ルの形成に利用していたため、シリコン基板上のコンタ
クトホールにしか適用できないという課題があった。
［課題を解決するための手段］ 本願発明の第１の要旨は、半導体基板の表面に選択的
に設けられたフィールド絶縁層と、 前記フィールド絶縁層によって囲まれた少なくとも１
つの素子形成領域と、 前記フィールド絶縁層上に広がり、前記素子形成領域
を横切り、前記素子形成領域とは第１の絶縁層で分離さ
れる、第１の導電層パターンと、 レイアウト上で前記第１の導電層パターンと平行でか
つ離れて設けられ、前記素子形成領域の周辺に前記素子
形成領域と重ならないように設けられた第２の導電層パ
ターンと、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記素子形成領域を覆い、第１および
第２の導電層パターンの間の空間を埋め、前記第１およ
び第２の導電層パターンの前記フィールド絶縁層上の対
向する間隔の半分よりも厚い膜厚を有する第２の絶縁層
と、 前記第１および第２の導電層パターンの側壁に自己整
合的に残っている前記第２の絶縁層によって囲まれた、
前記素子形成領域との電気的接続をとる、コンタクトホ
ールとを含むことであり、 第２の要旨は半導体基板の表面に選択的に設けられた
フィールド絶縁層と、 前記フィールド絶縁層によって囲まれた少なくとも１
つの素子形成領域と、 前記フィールド絶縁層上に広がり、前記素子形成領域
を横切り、前記素子形成領域とは第１の絶縁層で分離さ
れる、第１の導電層パターンと、 レイアウト上で前記第１の導電層パターンと平行でか
つ離れて設けられ、前記素子形成領域の周辺に前記素子
形成領域と重ならないように設けられた第２の導電層パ
ターンと、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記素子形成領域を覆い、第１および
第２の導電層パターンの間の空間を埋め、前記第１およ
び第２の導電層パターンの前記フィールド絶縁層上の対
向する間隔の半分よりも厚い膜厚を有する第２の絶縁層
と、 前記第１および第２の導電層パターンの側壁に自己整
合的に残っている前記第２の絶縁層によって囲まれた、
前記素子形成領域との電気的接続をとる、コンタクトホ
ールとを含むことであり、 第３の要旨は，半導体基板の表面に設けられた第１の
絶縁層と、 前記第１の絶縁層上に設けられた第１の導電層パター
ンと、 前記第１導電層パターンと前記第１の絶縁層とを覆う
ように設けられた第２の絶縁層と、 前記第２の絶縁層上に設けられ、互いに対向する突起
部分を有し、互いに平行になるように設けられ、またレ
イアウト上で前記第１導電層パターンを横切るように設
けられた、第２および第３の導電層パターンと、 前記第２および第３の導電層パターンと前記第２の絶
縁層を覆い、第２および第３の導電層パターンの間の空
間を埋め、前記第２および第３の導電層パターンの対向
する突起部分の間隔の半分よりも厚い膜厚を有する、第
３の絶縁層と、 前記第２および第３の導電層パターンの側壁に自己整
合的に残っている前記第２および第３の絶縁層によって
囲まれた、前記第１導電層パターンとの電気的接続をと
るコンタクトホールとを含むことであり、 第４の要旨は，半導体基板の表面に選択的にフィール
ド絶縁層を形成し、前記フィールド絶縁層によって囲ま
れた少なくとも１つの素子形成領域を分離する工程と、 前記フィールド絶縁層上に広がり、前記素子形成領域
を横切り、前記素子形成領域とは第１の絶縁層で分離さ
れる、第１の導電層パターンを形成するとともに、レイ
アウト上で前記第１の導電層パターンと平行でかつ離れ
て配置され、前記素子形成領域の周辺に前記素子形成領
域と重ならないように配置される第２の導電層パターン
を形成する工程と、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記素子形成領域を覆い、第１および
第２の導電層パターンの間の空間を埋めており、前記第
１および第２の導電層パターンの対向する間隔の半分よ
りも厚い膜厚を有する第２の絶縁層を形成する工程と、 前記素子形成領域の１部を露出させるように、前記第
２の絶縁膜をエッチングすることにより、前記第１およ
び第２の導電層パターンの側壁に自己整合的に残ってい
る前記第２の絶縁層によって囲まれたコンタクトホール
を前記素子形成領域の露出している部分に形成する工程
とを含むことであり、 第５の要旨は，半導体基板の表面に選択的にフィール
ド絶縁層を形成し、前記フィールド絶縁層によって囲ま
れた少なくとも第１および第２の素子形成領域を分離す
る工程と、 前記フィールド絶縁層上に広がり、前記第１の素子形
成領域を横切り、前記第１の素子形成領域とは第１の絶
縁層で分離され、前記第２の素子形成領域の周辺に前記
第２の素子形成領域と重ならないように配置される、第
１の導電層パターンを形成するとともに、前記フィール
ド絶縁層上に広がり、レイアウト上で前記第１の導電層
パターンと平行でかつ離れて配置され、前記第２の素子
形成領域とは第１の絶縁層で分離され、前記第１の素子
形成領域の周辺に前記第１の素子形成領域と重ならない
ように配置される、第２の導電層パターンを形成する工
程と、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記第１および第２の素子形成領域を
覆い、第１および第２の導電層パターンの間の空間を埋
めており、前記第１および第２の導電層パターンの対向
する間隔の半分よりも厚い膜厚を有する第２の絶縁層を
形成する工程と、 前記第１および第２の素子形成領域のそれぞれの１部
を露出させるように、前記第２の絶縁膜をエッチングす
ることにより、前記第１および第２の導電層パターンの
側壁に自己整合的に残っている前記第２の絶縁層によっ
て囲まれたコンタクトホールを前記第１および第２の素
子形成領域のそれぞれの露出している部分に形成する工
程とを含むことであり、 第６の要旨は，半導体基板の表面に第１の絶縁層を形
成する工程と、 前記第１の絶縁層上に、第１の導電層パターンを形成
する工程と、 前記第１導電層パターンと前記第１の絶縁層とを覆う
第２の絶縁層を形成する工程と、 前記第２の絶縁層上に、互いに対向する突起部分を持
つ第２および第３の導電層パターンを、互いに平行にな
るように、またレイアウト上で前記第１導電層パターン
を横切るように形成する工程と、 前記第２および第３の導電層パターンと前記第２の絶
縁層を覆い、第２および第３の導電層パターンの間の空
間を埋めており、前記第２および第３の導電層パターン
の対向する突起部分の間隔の半分よりも厚い膜厚を有す
る、第３の絶縁層を形成する工程と、 前記第１導電層パターンの１部を露出させるように、
前記第２および第３の絶縁膜をエッチングすることによ
り、前記第２および第３の導電層パターンの側壁に自己
整合的に残っている前記第２および第３の絶縁層によっ
て囲まれたコンタクトホールを前記第１導電層パターン
の露出している部分に形成する工程とを含むことであ
る。
に設けられたフィールド絶縁層と、 前記フィールド絶縁層によって囲まれた少なくとも１
つの素子形成領域と、 前記フィールド絶縁層上に広がり、前記素子形成領域
を横切り、前記素子形成領域とは第１の絶縁層で分離さ
れる、第１の導電層パターンと、 レイアウト上で前記第１の導電層パターンと平行でか
つ離れて設けられ、前記素子形成領域の周辺に前記素子
形成領域と重ならないように設けられた第２の導電層パ
ターンと、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記素子形成領域を覆い、第１および
第２の導電層パターンの間の空間を埋め、前記第１およ
び第２の導電層パターンの前記フィールド絶縁層上の対
向する間隔の半分よりも厚い膜厚を有する第２の絶縁層
と、 前記第１および第２の導電層パターンの側壁に自己整
合的に残っている前記第２の絶縁層によって囲まれた、
前記素子形成領域との電気的接続をとる、コンタクトホ
ールとを含むことであり、 第２の要旨は半導体基板の表面に選択的に設けられた
フィールド絶縁層と、 前記フィールド絶縁層によって囲まれた少なくとも１
つの素子形成領域と、 前記フィールド絶縁層上に広がり、前記素子形成領域
を横切り、前記素子形成領域とは第１の絶縁層で分離さ
れる、第１の導電層パターンと、 レイアウト上で前記第１の導電層パターンと平行でか
つ離れて設けられ、前記素子形成領域の周辺に前記素子
形成領域と重ならないように設けられた第２の導電層パ
ターンと、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記素子形成領域を覆い、第１および
第２の導電層パターンの間の空間を埋め、前記第１およ
び第２の導電層パターンの前記フィールド絶縁層上の対
向する間隔の半分よりも厚い膜厚を有する第２の絶縁層
と、 前記第１および第２の導電層パターンの側壁に自己整
合的に残っている前記第２の絶縁層によって囲まれた、
前記素子形成領域との電気的接続をとる、コンタクトホ
ールとを含むことであり、 第３の要旨は，半導体基板の表面に設けられた第１の
絶縁層と、 前記第１の絶縁層上に設けられた第１の導電層パター
ンと、 前記第１導電層パターンと前記第１の絶縁層とを覆う
ように設けられた第２の絶縁層と、 前記第２の絶縁層上に設けられ、互いに対向する突起
部分を有し、互いに平行になるように設けられ、またレ
イアウト上で前記第１導電層パターンを横切るように設
けられた、第２および第３の導電層パターンと、 前記第２および第３の導電層パターンと前記第２の絶
縁層を覆い、第２および第３の導電層パターンの間の空
間を埋め、前記第２および第３の導電層パターンの対向
する突起部分の間隔の半分よりも厚い膜厚を有する、第
３の絶縁層と、 前記第２および第３の導電層パターンの側壁に自己整
合的に残っている前記第２および第３の絶縁層によって
囲まれた、前記第１導電層パターンとの電気的接続をと
るコンタクトホールとを含むことであり、 第４の要旨は，半導体基板の表面に選択的にフィール
ド絶縁層を形成し、前記フィールド絶縁層によって囲ま
れた少なくとも１つの素子形成領域を分離する工程と、 前記フィールド絶縁層上に広がり、前記素子形成領域
を横切り、前記素子形成領域とは第１の絶縁層で分離さ
れる、第１の導電層パターンを形成するとともに、レイ
アウト上で前記第１の導電層パターンと平行でかつ離れ
て配置され、前記素子形成領域の周辺に前記素子形成領
域と重ならないように配置される第２の導電層パターン
を形成する工程と、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記素子形成領域を覆い、第１および
第２の導電層パターンの間の空間を埋めており、前記第
１および第２の導電層パターンの対向する間隔の半分よ
りも厚い膜厚を有する第２の絶縁層を形成する工程と、 前記素子形成領域の１部を露出させるように、前記第
２の絶縁膜をエッチングすることにより、前記第１およ
び第２の導電層パターンの側壁に自己整合的に残ってい
る前記第２の絶縁層によって囲まれたコンタクトホール
を前記素子形成領域の露出している部分に形成する工程
とを含むことであり、 第５の要旨は，半導体基板の表面に選択的にフィール
ド絶縁層を形成し、前記フィールド絶縁層によって囲ま
れた少なくとも第１および第２の素子形成領域を分離す
る工程と、 前記フィールド絶縁層上に広がり、前記第１の素子形
成領域を横切り、前記第１の素子形成領域とは第１の絶
縁層で分離され、前記第２の素子形成領域の周辺に前記
第２の素子形成領域と重ならないように配置される、第
１の導電層パターンを形成するとともに、前記フィール
ド絶縁層上に広がり、レイアウト上で前記第１の導電層
パターンと平行でかつ離れて配置され、前記第２の素子
形成領域とは第１の絶縁層で分離され、前記第１の素子
形成領域の周辺に前記第１の素子形成領域と重ならない
ように配置される、第２の導電層パターンを形成する工
程と、 前記第１および第２の導電層パターン、前記フィール
ド絶縁層、および前記第１および第２の素子形成領域を
覆い、第１および第２の導電層パターンの間の空間を埋
めており、前記第１および第２の導電層パターンの対向
する間隔の半分よりも厚い膜厚を有する第２の絶縁層を
形成する工程と、 前記第１および第２の素子形成領域のそれぞれの１部
を露出させるように、前記第２の絶縁膜をエッチングす
ることにより、前記第１および第２の導電層パターンの
側壁に自己整合的に残っている前記第２の絶縁層によっ
て囲まれたコンタクトホールを前記第１および第２の素
子形成領域のそれぞれの露出している部分に形成する工
程とを含むことであり、 第６の要旨は，半導体基板の表面に第１の絶縁層を形
成する工程と、 前記第１の絶縁層上に、第１の導電層パターンを形成
する工程と、 前記第１導電層パターンと前記第１の絶縁層とを覆う
第２の絶縁層を形成する工程と、 前記第２の絶縁層上に、互いに対向する突起部分を持
つ第２および第３の導電層パターンを、互いに平行にな
るように、またレイアウト上で前記第１導電層パターン
を横切るように形成する工程と、 前記第２および第３の導電層パターンと前記第２の絶
縁層を覆い、第２および第３の導電層パターンの間の空
間を埋めており、前記第２および第３の導電層パターン
の対向する突起部分の間隔の半分よりも厚い膜厚を有す
る、第３の絶縁層を形成する工程と、 前記第１導電層パターンの１部を露出させるように、
前記第２および第３の絶縁膜をエッチングすることによ
り、前記第２および第３の導電層パターンの側壁に自己
整合的に残っている前記第２および第３の絶縁層によっ
て囲まれたコンタクトホールを前記第１導電層パターン
の露出している部分に形成する工程とを含むことであ
る。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例に係るDRAMセルを示す平面
図、第２図（Ａ）〜（Ｇ）は第１図中のＡ−Ａ′断面に
対応して工程を順次示す断面図、第３図は第１図中のＢ
−Ｂ′断面に対応して途中工程を示す断面図、第４図は
第１図中のＣ−Ｃ′断面に対応して途中工程を示す断面
図である。
図、第２図（Ａ）〜（Ｇ）は第１図中のＡ−Ａ′断面に
対応して工程を順次示す断面図、第３図は第１図中のＢ
−Ｂ′断面に対応して途中工程を示す断面図、第４図は
第１図中のＣ−Ｃ′断面に対応して途中工程を示す断面
図である。
まず、Ｐ型シリコン基板１にロコス法により厚さ0.5
μｍのフィールド絶縁膜２を形成する。シリコン基板表
面に熱酸化法により40nmの二酸化シリコンを形成し、そ
の二酸化シリコンを通して、チャネルドープを行う。そ
の二酸化シリコンをフッ酸系のエッチング液で除去し
て、熱酸化法により厚さ20nmのゲート絶縁層３を形成し
た。
μｍのフィールド絶縁膜２を形成する。シリコン基板表
面に熱酸化法により40nmの二酸化シリコンを形成し、そ
の二酸化シリコンを通して、チャネルドープを行う。そ
の二酸化シリコンをフッ酸系のエッチング液で除去し
て、熱酸化法により厚さ20nmのゲート絶縁層３を形成し
た。
LPCVD法により多結晶シリコンを0.3μｍ堆積し、気相
熱拡散法によりリンを拡散し、層抵抗を40Ω／□とし
た。続いて、LPCVD法により、二酸化シリコンを0.2μｍ
堆積し、フォトリソグラフィ技術により、上述の二酸化
シリコン及び多結晶シリコンをパターニングして第２図
（Ａ）に示すように、多結晶シリコンから成るワード線
４を形成した。
熱拡散法によりリンを拡散し、層抵抗を40Ω／□とし
た。続いて、LPCVD法により、二酸化シリコンを0.2μｍ
堆積し、フォトリソグラフィ技術により、上述の二酸化
シリコン及び多結晶シリコンをパターニングして第２図
（Ａ）に示すように、多結晶シリコンから成るワード線
４を形成した。
次に、第２図（Ｂ）に示すように、基板面にイオン注
入法により、リンをイオン注入してn-層５を形成し、さ
らにLPCVD法により二酸化シリコンを0.2μｍ堆積して、
反応性イオンエッチングにより、二酸化シリコン0.2μ
ｍをエッチバッグする。そして、基板面にイオン注入法
によりヒ素を注入し、活性性の熱処理を行ってn+層６を
形成した。上記の工程において、エッチバックにより形
成したワード線４の側壁の二酸化シリコンと、前述した
ワード線４の上表面の二酸化シリコンとを合わせて第１
絶縁層７が形成される。
入法により、リンをイオン注入してn-層５を形成し、さ
らにLPCVD法により二酸化シリコンを0.2μｍ堆積して、
反応性イオンエッチングにより、二酸化シリコン0.2μ
ｍをエッチバッグする。そして、基板面にイオン注入法
によりヒ素を注入し、活性性の熱処理を行ってn+層６を
形成した。上記の工程において、エッチバックにより形
成したワード線４の側壁の二酸化シリコンと、前述した
ワード線４の上表面の二酸化シリコンとを合わせて第１
絶縁層７が形成される。
次に、第２図（Ｃ）に示すように、LPCVD法により二
酸化シリコン膜を堆積し、ワード線４を第１絶縁層７の
上から更に覆う第２絶縁層８を形成した。この第２絶縁
層８の形成が自己整合型コンタクトホールを実現するた
めに最も重要な工程で、本発明の所望の効果を得るため
には、次の条件を満足する必要がある。前述したワード
線４の側壁の第１絶縁層７の厚さをt1、第２絶縁層８の
厚さをt2、マスクレイアウト上のワード線４の間隔をｂ
（第１図）とすれば、ｂ＜２（t1＋t2）なる関係を満た
さなければならない。この関係を満足すれば、第１図中
のＢ−Ｂ′の断面を表す第３図に示すように、隣接する
ワード線４の間が第１絶縁層７及び第２絶縁層８により
埋め込まれ、セルキャパシタのノード電極とシリコン基
板の接触領域９（すなわち、コンタクトホール形成位
置）の周囲は、第２絶縁層８で囲まれた構造となり、ワ
ード線４の上表面及び側壁に形成した第１絶縁層７及び
第２絶縁層８だけで自己整合的にセルキャパシタのノー
ド電極とシリコン基板間のコンタクトホールを開口でき
る。さらに、第１図において、自己整合型コンタクトホ
ール部及びビット線コンタクト開口領域以外は、ワード
線４の間隔をｂ＜２（t1＋t2）を満たす一定値すれば、
自己整合型コンタクトホール形成による平坦性の悪化は
回避できる。
酸化シリコン膜を堆積し、ワード線４を第１絶縁層７の
上から更に覆う第２絶縁層８を形成した。この第２絶縁
層８の形成が自己整合型コンタクトホールを実現するた
めに最も重要な工程で、本発明の所望の効果を得るため
には、次の条件を満足する必要がある。前述したワード
線４の側壁の第１絶縁層７の厚さをt1、第２絶縁層８の
厚さをt2、マスクレイアウト上のワード線４の間隔をｂ
（第１図）とすれば、ｂ＜２（t1＋t2）なる関係を満た
さなければならない。この関係を満足すれば、第１図中
のＢ−Ｂ′の断面を表す第３図に示すように、隣接する
ワード線４の間が第１絶縁層７及び第２絶縁層８により
埋め込まれ、セルキャパシタのノード電極とシリコン基
板の接触領域９（すなわち、コンタクトホール形成位
置）の周囲は、第２絶縁層８で囲まれた構造となり、ワ
ード線４の上表面及び側壁に形成した第１絶縁層７及び
第２絶縁層８だけで自己整合的にセルキャパシタのノー
ド電極とシリコン基板間のコンタクトホールを開口でき
る。さらに、第１図において、自己整合型コンタクトホ
ール部及びビット線コンタクト開口領域以外は、ワード
線４の間隔をｂ＜２（t1＋t2）を満たす一定値すれば、
自己整合型コンタクトホール形成による平坦性の悪化は
回避できる。
次に、第２図（Ｄ）に示すように、フォトリソグラフ
ィ技術を利用して、反応性イオンエッチングにより、自
己整合でセルキャパシタのノード電極と、シリコン基板
を接続するコンタクトホールを開口した。このコンタク
トホールは、第２図（Ｄ）に示すように断面の方向に
は、ワード線４の側壁に形成した第１絶縁層７及び第２
絶縁層８を利用して自己整合的に形成されている。ま
た、これと垂直な方向（第１図中のＣ−Ｃ′方向）に
は、第４図に示すように、ワード線間を埋め込んだ第１
絶縁層７及び第２絶縁層８を利用して自己整合で形成さ
れている。このようにフィールド絶縁層２を利用するこ
となくコンタクトホールを形成できるので、フィールド
絶縁層２の高さを低く抑え、全体として段差が小さくな
り、また、ワード線間が絶縁層7,8で埋まり、そこに狭
くて深い溝が形成されないので、以後のフォトレジスト
のパターン及びエッチングが精度良く行える。尚、フォ
トレジストのパターンは第２図（Ｄ）に示したパターン
に限定されるものではなく、第１図で図示されている両
域内では、最小限ビット線コンタクト10を形成する範囲
を覆っていれば良い。
ィ技術を利用して、反応性イオンエッチングにより、自
己整合でセルキャパシタのノード電極と、シリコン基板
を接続するコンタクトホールを開口した。このコンタク
トホールは、第２図（Ｄ）に示すように断面の方向に
は、ワード線４の側壁に形成した第１絶縁層７及び第２
絶縁層８を利用して自己整合的に形成されている。ま
た、これと垂直な方向（第１図中のＣ−Ｃ′方向）に
は、第４図に示すように、ワード線間を埋め込んだ第１
絶縁層７及び第２絶縁層８を利用して自己整合で形成さ
れている。このようにフィールド絶縁層２を利用するこ
となくコンタクトホールを形成できるので、フィールド
絶縁層２の高さを低く抑え、全体として段差が小さくな
り、また、ワード線間が絶縁層7,8で埋まり、そこに狭
くて深い溝が形成されないので、以後のフォトレジスト
のパターン及びエッチングが精度良く行える。尚、フォ
トレジストのパターンは第２図（Ｄ）に示したパターン
に限定されるものではなく、第１図で図示されている両
域内では、最小限ビット線コンタクト10を形成する範囲
を覆っていれば良い。
次に、第２図（Ｅ）に示すように、フォトレジスト11
を剥離した後、LPCVD法により多結晶シリコンを0.2μｍ
堆積し、気相熱拡散法によりリンを拡散し、フォトリソ
グラフィ技術によりパターニングして、セルキャパシタ
のノード電極12を形成とした。続いて、この上にLPCVD
法により二酸化シリコン2nm、窒化シリコン7nm、二酸化
シリコン2nmを堆積し、この３層膜を持ってキャパシタ
の絶縁層13を形成した。さらに、この上にLPCVD法によ
り多結晶シリコンを0.2μｍ堆積し、気相熱拡散法によ
りリンを拡散して層抵抗を50Ω／□としてフォトリソグ
ラフィ技術により所定の形状にパターニングして、セル
プレート14を形成した。
を剥離した後、LPCVD法により多結晶シリコンを0.2μｍ
堆積し、気相熱拡散法によりリンを拡散し、フォトリソ
グラフィ技術によりパターニングして、セルキャパシタ
のノード電極12を形成とした。続いて、この上にLPCVD
法により二酸化シリコン2nm、窒化シリコン7nm、二酸化
シリコン2nmを堆積し、この３層膜を持ってキャパシタ
の絶縁層13を形成した。さらに、この上にLPCVD法によ
り多結晶シリコンを0.2μｍ堆積し、気相熱拡散法によ
りリンを拡散して層抵抗を50Ω／□としてフォトリソグ
ラフィ技術により所定の形状にパターニングして、セル
プレート14を形成した。
次に、第２図（Ｆ）に示すように、LPCVD法によりBPS
Gを0.5μｍ堆積し、熱処理によりフローさせ、第３絶縁
層15を形成した。そして、フォトリソグラフィ技術によ
りビット線コンタクト10を開口して熱処理を行った後、
スパッタ法により高融点金属シリサイドを0.2μｍ堆積
してイオン注入法でリンを注入した後、所定の形状にパ
ターニングしてビット線16とした。
Gを0.5μｍ堆積し、熱処理によりフローさせ、第３絶縁
層15を形成した。そして、フォトリソグラフィ技術によ
りビット線コンタクト10を開口して熱処理を行った後、
スパッタ法により高融点金属シリサイドを0.2μｍ堆積
してイオン注入法でリンを注入した後、所定の形状にパ
ターニングしてビット線16とした。
次に、第２図（Ｇ）に示すように、第４絶縁層17,第
５絶縁層18を順次形成し、次いで金属配線層19として、
Al−Si−Cuをスパッタ法により堆積してパターニング
し、パッシベーション膜20を形成してDRAMセルを形成し
た。
５絶縁層18を順次形成し、次いで金属配線層19として、
Al−Si−Cuをスパッタ法により堆積してパターニング
し、パッシベーション膜20を形成してDRAMセルを形成し
た。
すなわち、本実施例は、n+層６（導体層）とセルキャ
パシタのノード電極12（導体層）との間にワード線４
（導体層）が位置する構造において、n+層６とノード電
極12とを電気的に接続するコンタクトホールをその周囲
をワード線４を覆う絶縁層7,8で囲み、これら絶縁層7,8
を利用して自己整合で形成している。
パシタのノード電極12（導体層）との間にワード線４
（導体層）が位置する構造において、n+層６とノード電
極12とを電気的に接続するコンタクトホールをその周囲
をワード線４を覆う絶縁層7,8で囲み、これら絶縁層7,8
を利用して自己整合で形成している。
次に本発明の他の一実施例について図面を参照して説
明する。
明する。
第５図は本実施例を示す平面図、第６図は第５図中の
Ｄ−Ｄ′断面図、第７図は第５図中のＥ−Ｅ′の縦断面
図である。
Ｄ−Ｄ′断面図、第７図は第５図中のＥ−Ｅ′の縦断面
図である。
まず、シリコン基板50上に厚さ0.5μｍのフィールド
絶縁層51を形成し、続いて、LPCVD法により厚さ0.3μｍ
の多結晶シリコンを堆積し、気相熱拡散法によりリンを
拡散して層抵抗を40Ω／□とし、フォトリソグラフィ技
術により所定の形状にパターニングし、第１導体層52と
した。
絶縁層51を形成し、続いて、LPCVD法により厚さ0.3μｍ
の多結晶シリコンを堆積し、気相熱拡散法によりリンを
拡散して層抵抗を40Ω／□とし、フォトリソグラフィ技
術により所定の形状にパターニングし、第１導体層52と
した。
次にCVD法により二酸化シリコンを0.3μｍ堆積して第
１絶縁層53とし、スパッタ法により第２導体層54とする
高融点金属シリサイドを0.2μｍ堆積し、続いてCVD法に
より二酸化シリコンを0.2μｍ堆積した後、フォトリソ
グラフィ技術により、二酸化シリコン及び高融点金属シ
リサイドを所定の形成にパターニングした。LPCVD法に
より二酸化シリコンを0.3μｍ堆積して、第２絶縁層55
とした。ここで、第１導体層52と第３導体層56とのコン
タクトホール形成領域57の周囲は、第２導体層54を覆う
第２絶縁層55に囲まれている必要がある。従って第５図
中に示すａ部分は、第２絶縁層55で埋め込まれていた構
造としてある。尚、隣接した第２導体層55同士の距離が
大きい場合には、コンタクトホール形成部付近で、第２
絶縁層55の平面形状を工夫して対応すればよい。
１絶縁層53とし、スパッタ法により第２導体層54とする
高融点金属シリサイドを0.2μｍ堆積し、続いてCVD法に
より二酸化シリコンを0.2μｍ堆積した後、フォトリソ
グラフィ技術により、二酸化シリコン及び高融点金属シ
リサイドを所定の形成にパターニングした。LPCVD法に
より二酸化シリコンを0.3μｍ堆積して、第２絶縁層55
とした。ここで、第１導体層52と第３導体層56とのコン
タクトホール形成領域57の周囲は、第２導体層54を覆う
第２絶縁層55に囲まれている必要がある。従って第５図
中に示すａ部分は、第２絶縁層55で埋め込まれていた構
造としてある。尚、隣接した第２導体層55同士の距離が
大きい場合には、コンタクトホール形成部付近で、第２
絶縁層55の平面形状を工夫して対応すればよい。
そして、反応性イオンエッチングにより第２絶縁層55
をエッチバックして、スパッタ法により厚さ1.0μｍのA
l−Si−Cuを堆積し、所定の形状にパターニングしてコ
ンタクトホールにより、第１導体層52と接続した第３導
体層56を形成した。
をエッチバックして、スパッタ法により厚さ1.0μｍのA
l−Si−Cuを堆積し、所定の形状にパターニングしてコ
ンタクトホールにより、第１導体層52と接続した第３導
体層56を形成した。
前述した第１の実施例では、スタック型DRAMセルのシ
リコン基板と上層導体層とのコンタクトホールに関して
説明したが、本発明はこれに限らず上記した第２の実施
例に示したように３層以上の導体層があれば、中間の導
体層の絶縁層を利用して、上下の導体層のコンタクトホ
ールを自己整合で形成することができる。
リコン基板と上層導体層とのコンタクトホールに関して
説明したが、本発明はこれに限らず上記した第２の実施
例に示したように３層以上の導体層があれば、中間の導
体層の絶縁層を利用して、上下の導体層のコンタクトホ
ールを自己整合で形成することができる。
［発明の効果） 以上説明したように本発明は、少なくとも３層以上の
導体層を有する半導体装置において、第１の導体層と第
１の導体層より２層以上上層にある第３の導体層とを電
気的に接続する自己整合型コンタクトホールが第１の導
体層と第３の導体層の中間層にある第２の導体層の上表
面及び側壁の絶縁層を利用して形成できるため、フィー
ルド絶縁層を薄く抑えて下地層の段差を小さくすること
ができ、次工程のフォトレジストのパターニング及びエ
ッチングの加工制度を損なうことなく自己整合型コンタ
クトホールを構成することができる。また、自己整合型
コンタクトホールの形成に必要な要素が中間導体層だけ
なので、任意の３つの導体層を組み合わせて自己整合型
コンタクトホールを実現できるという効果がある。
導体層を有する半導体装置において、第１の導体層と第
１の導体層より２層以上上層にある第３の導体層とを電
気的に接続する自己整合型コンタクトホールが第１の導
体層と第３の導体層の中間層にある第２の導体層の上表
面及び側壁の絶縁層を利用して形成できるため、フィー
ルド絶縁層を薄く抑えて下地層の段差を小さくすること
ができ、次工程のフォトレジストのパターニング及びエ
ッチングの加工制度を損なうことなく自己整合型コンタ
クトホールを構成することができる。また、自己整合型
コンタクトホールの形成に必要な要素が中間導体層だけ
なので、任意の３つの導体層を組み合わせて自己整合型
コンタクトホールを実現できるという効果がある。
第１図は本発明の一実施例に係る平面図、第２図（Ａ）
〜（Ｇ）は、第１図中のＡ−Ａ′に対応して工程を順次
示す縦断面図、第３図は第１図中のＢ−Ｂ′に対応する
断面図、第４図は第１図中のＣ−Ｃ′に対応する断面
図、第５図は本発明の他の一実施例の平面図、第６図は
第５図中のＤ−Ｄ′の断面図、第７図は第５図中のＥ−
Ｅ′の断面図、第８図は従来例の平面図、第９図は第８
図中のＦ−Ｆ′断面図、第10図は第８図中のＧ−Ｇ′断
面図である。 ４……ワード線、 ６……n+層、 7,8……絶縁層、 12……ノード電極、 52……第１導体層、 54……第２導体層、 55……第２絶縁層、 56……第３導体層。
〜（Ｇ）は、第１図中のＡ−Ａ′に対応して工程を順次
示す縦断面図、第３図は第１図中のＢ−Ｂ′に対応する
断面図、第４図は第１図中のＣ−Ｃ′に対応する断面
図、第５図は本発明の他の一実施例の平面図、第６図は
第５図中のＤ−Ｄ′の断面図、第７図は第５図中のＥ−
Ｅ′の断面図、第８図は従来例の平面図、第９図は第８
図中のＦ−Ｆ′断面図、第10図は第８図中のＧ−Ｇ′断
面図である。 ４……ワード線、 ６……n+層、 7,8……絶縁層、 12……ノード電極、 52……第１導体層、 54……第２導体層、 55……第２絶縁層、 56……第３導体層。
Claims (8)
- 【請求項１】半導体基板の表面に選択的に設けられたフ
ィールド絶縁層と、 前記フィールド絶縁層によって囲まれた少なくとも１つ
の素子形成領域と、 前記フィールド絶縁層上に広がり、前記素子形成領域を
横切り、前記素子形成領域とは第１の絶縁層で分離され
る、第１の導電層パターンと、 レイアウト上で前記第１の導電層パターンと平行でかつ
離れて設けられ、前記素子形成領域の周辺に前記素子形
成領域と重ならないように設けられた第２の導電層パタ
ーンと、 前記第１および第２の導電層パターン、前記フィールド
絶縁層、および前記素子形成領域を覆い、第１および第
２の導電層パターンの間の空間を埋め、前記第１および
第２の導電層パターンの前記フィールド絶縁層上の対向
する間隔の半分よりも厚い膜厚を有する第２の絶縁層
と、 前記第１および第２の導電層パターンの側壁に自己整合
的に残っている前記第２の絶縁層によって囲まれた、前
記素子形成領域との電気的接続をとる、コンタクトホー
ルと、 を含むことを特徴とする半導体装置。 - 【請求項２】半導体基板の表面に選択的に設けられたフ
ィールド絶縁層と、 前記フィールド絶縁層によって囲まれた第１および第２
の素子形成領域と、 前記フィールド絶縁層上に広がり、前記第１の素子形成
領域を横切り、前記第１の素子形成領域とは第１の絶縁
層で分離され、前記第２の素子形成領域の周辺に前記第
２の素子形成領域と重ならないように設けられた、第１
の導電層パターンと、 前記フィールド絶縁層上に広がり、レイアウト上で前記
第１の導電層パターンと平行でかつ離れて配置され、前
記第２の素子形成領域を横切り、前記第２の素子形成領
域とは第１の絶縁層で分離され、前記第１の素子形成領
域の周辺に前記第１の素子形成領域と重ならないように
設けられた、第２の導電層パターンと、 前記第１および第２の導電層パターン、前記フィールド
絶縁層、および前記第１および第２の素子形成領域を覆
い、第１および第２の導電層パターンの間の空間を埋め
ており、前記第１および第２の導電層パターンの前記フ
ィールド絶縁層上の対向する間隔の半分よりも厚い膜厚
を有する第２の絶縁層と、 前記第１および第２の導電層パターンの側壁に自己整合
的に残っている前記第２の絶縁層によって囲まれた、前
記第１の素子形成領域又は前記第１の素子形成領域との
電気的接続をとるコンタクトホールと を含むことを特徴とする半導体装置。 - 【請求項３】半導体基板の表面に設けられた第１の絶縁
層と、 前記第１の絶縁層上に設けられた第１の導電層パターン
と、 前記第１導電層パターンと前記第１の絶縁層とを覆うよ
うに設けられた第２の絶縁層と、 前記第２の絶縁層上に設けられ、互いに対向する突起部
分を有し、互いに平行になるように設けられ、またレイ
アウト上で前記第１導電層パターンを横切るように設け
られた、第２および第３の導電層パターンと、 前記第２および第３の導電層パターンと前記第２の絶縁
層を覆い、第２および第３の導電層パターンの間の空間
を埋め、前記第２および第３の導電層パターンの対向す
る突起部分の間隔の半分よりも厚い膜厚を有する、第３
の絶縁層と、 前記第２および第３の導電層パターンの側壁に自己整合
的に残っている前記第２および第３の絶縁層によって囲
まれた、前記第１導電層パターンとの電気的接続をとる
コンタクトホールと を含むことを特徴とする半導体装置。 - 【請求項４】半導体基板の表面に選択的にフィールド絶
縁層を形成し、前記フィールド絶縁層によって囲まれた
少なくとも１つの素子形成領域を分離する工程と、 前記フィールド絶縁層上に広がり、前記素子形成領域を
横切り、前記素子形成領域とは第１の絶縁層で分離され
る、第１の導電層パターンを形成するとともに、レイア
ウト上で前記第１の導電層パターンと平行でかつ離れて
配置され、前記素子形成領域の周辺に前記素子形成領域
と重ならないように配置される第２の導電層パターンを
形成する工程と、 前記第１および第２の導電層パターン、前記フィールド
絶縁層、および前記素子形成領域を覆い、第１および第
２の導電層パターンの間の空間を埋めており、前記第１
および第２の導電層パターンの対向する間隔の半分より
も厚い膜厚を有する第２の絶縁層を形成する工程と、 前記素子形成領域の１部を露出させるように、前記第２
の絶縁膜をエッチングすることにより、前記第１および
第２の導電層パターンの側壁に自己整合的に残っている
前記第２の絶縁層によって囲まれたコンタクトホールを
前記素子形成領域の露出している部分に形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】前記第２の絶縁層が、前記第１および第２
の導電層パターンを覆う第１の絶縁膜と、前記第１の絶
縁膜を覆う第２の絶縁膜とから構成され、 前記第１の絶縁膜の厚さt1と、前記第２の絶縁膜の厚さ
t2と、前記コンタクトホールが形成される領域以外での
前記第１および第２の導電層パターンの間隔ｂとが、 ｂ＜２（t1＋t2） なる関係を有することを特徴とする請求項４に記載の半
導体装置の製造方法。 - 【請求項６】半導体基板の表面に選択的にフィールド絶
縁層を形成し、前記フィールド絶縁層によって囲まれた
少なくとも第１および第２の素子形成領域を分離する工
程と、 前記フィールド絶縁層上に広がり、前記第１の素子形成
領域を横切り、前記第１の素子形成領域とは第１の絶縁
層で分離され、前記第２の素子形成領域の周辺に前記第
２の素子形成領域と重ならないように配置される、第１
の導電層パターンを形成するとともに、前記フィールド
絶縁層上に広がり、レイアウト上で前記第１の導電層パ
ターンと平行でかつ離れて配置され、前記第２の素子形
成領域を横切り、前記第２の素子形成領域とは第１の絶
縁層で分離され、前記第１の素子形成領域の周辺に前記
第１の素子形成領域と重ならないように配置される、第
２の導電層パターンを形成する工程と、前記第１および
第２の導電層パターン、前記フィールド絶縁層、および
前記第１および第２の素子形成領域を覆い、第１および
第２の導電層パターンの間の空間を埋めており、前記第
１および第２の導電層パターンの対向する間隔の半分よ
りも厚い膜厚を有する第２の絶縁層を形成する工程と、 前記第１および第２の素子形成領域のそれぞれの１部を
露出させるように、前記第２の絶縁膜をエッチングする
ことにより、前記第１および第２の導電層パターンの側
壁に自己整合的に残っている前記第２の絶縁層によって
囲まれたコンタクトホールを前記第１および第２の素子
形成領域のそれぞれの露出している部分に形成する工程
と を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】前記第２の絶縁層が、前記第１および第２
の導電層パターンを覆う第１の絶縁膜と、前記第１の絶
縁膜を覆う第２の絶縁膜とから構成され、 前記第１の絶縁膜の厚さt1と、前記第２の絶縁膜の厚さ
t2と、前記コンタクトホールが形成される領域以外での
前記第１および第２の導電層パターンの間隔ｂとが、 ｂ＜２（t1＋t2） なる関係を有することを特徴とする請求項６に記載の半
導体装置の製造方法。 - 【請求項８】半導体基板の表面に第１の絶縁層を形成す
る工程と、 前記第１の絶縁層上に、第１の導電層パターンを形成す
る工程と、 前記第１導電層パターンと前記第１の絶縁層とを覆う第
２の絶縁層を形成する工程と、 前記第２の絶縁層上に、互いに対向する突起部分を持つ
第２および第３の導電層パターンを、互いに平行になる
ように、またレイアウト上で前記第１導電層パターンを
横切るように形成する工程と、 前記第２および第３の導電層パターンと前記第２の絶縁
層を覆い、第２および第３の導電層パターンの間の空間
を埋めており、前記第２および第３の導電層パターンの
対向する突起部分の間隔の半分よりも厚い膜厚を有す
る、第２の絶縁層を形成する工程と、 前記第１導電層パターンの１部を露出させるように、前
記第２および第３の絶縁膜をエッチングすることによ
り、前記第２および第３の導電層パターンの側壁に自己
整合的に残っている前記第２および第３の絶縁層によっ
て囲まれたコンタクトホールを前記第１導電層パターン
の露出している部分に形成する工程と を含むことを特徴とする半導体装置の製造方法。
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