JP2006186315A - 半導体装置 - Google Patents

Abstract

【課題】アンテナ比が大きくてもプラズマダメージを受けることが無い半導体装置を提供する。
【解決手段】このＣＭＯＳ ＬＳＩは、ＭＯＳトランジスタ１，４を含むインバータと、インバータの入力ノードＮ１に接続された比較的長いメタル配線ＭＬと、プラズマプロセス中にメタル配線ＭＬに帯電した電荷をウェルＮＷ，ＰＷに放電するダイオード２，５と、ウェルＮＷ，ＰＷ間の電圧を所定電圧以下に維持するＭＯＳトランジスタ３，６とを備える。したがって、アンテナ比が大きい場合でも、プラズマプロセス中にＭＯＳトランジスタ１，４のゲート酸化膜がダメージを受けることがない。
【選択図】図１

Description

この発明は半導体装置に関し、特に、アンテナ比対策回路を備えた半導体装置に関する。

従来よりＣＭＯＳ ＬＳＩでは、アンテナ比が一定値を超えるとプラズマプロセス中にＭＯＳトランジスタのゲート酸化膜がダメージを受け、ＭＯＳトランジスタの特性が劣化することが知られている。ここで、アンテナ比とは、プラズマプロセス中に帯電されるメタル配線、ビアホールなどの表面積と、それに接続されているゲート酸化膜の面積との比を言う。

この対策としては、アンテナ比が一定値以下になるようにメタル配線、ＭＯＳトランジスタなどのレイアウトを工夫する第１の方法と、ＭＯＳトランジスタのゲートと電源電圧または接地電圧のラインとの間にダイオードを接続し、ゲートに帯電した電荷を放電する第２の方法がある（たとえば特許文献１参照）。第２の方法によれば、アンテナ比が無限大でもＭＯＳトランジスタのゲート酸化膜がダメージを受けることが無いとされていた。
特開平６−６１４４０号公報

しかし、ＭＯＳトランジスタの微細化が進むと、上記第２の方法を採用した場合でも、プラズマプロセス中にＭＯＳトランジスタのゲート酸化膜がダメージを受けるという問題が発生した。

この場合、上記第１の方法と第２の方法の両方を採用すればゲート酸化膜のダメージを防止することができるが、アンテナ比を一定値以下にするためにレイアウトが制限され、また、プラズマダメージを考慮する必要があるためにプロセス開発の自由度が低くなってしまう。

それゆえに、この発明の主たる目的は、アンテナ比が大きい場合でもプラズマダメージを受けることが無い半導体装置を提供することである。

この発明に係る半導体装置は、半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、第２のウェルの表面に形成され、そのゲートが第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、第１のウェルの表面に形成され、第１および第２のトランジスタのゲートと第１のウェルとの間に接続された第１のダイオード、第２のウェルの表面に形成され、第２のウェルと第１および第２のトランジスタのゲートとの間に接続された第２のダイオード、および第１および第２のウェルの間に接続され、第１および第２のウェル間の電圧が予め定められた電圧を超えたことに応じて導通するスイッチング素子を備えたものである。
したがって、第１および第２のウェル間の電圧が予め定められた電圧以下に維持されるので、アンテナ比が大きい場合でも、プラズマプロセス中に第１および第２のウェル間の電圧が過大になることを防止することができ、第１および第２のトランジスタのゲート酸化膜がダメージを受けることを防止することができる。

また、この発明に係る他の半導体装置は、半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、第２のウェルの表面に形成され、そのゲートが第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、第１のウェルの表面に形成され、その第１の電極が第１および第２のトランジスタのゲートに接続され、そのゲートが第１の電圧以下の第３の電圧を受け、そのバックゲートが第１のウェルに接続され、その第２の電極が第２のウェルに接続された第３のトランジスタ、第１のウェルの表面に形成され、第３のトランジスタの第１の電極とバックゲートとの間に接続された第１のダイオード、第２のウェルの表面に形成され、その第１の電極が第１および第２のトランジスタのゲートに接続され、そのゲートが第２の電圧以上の第４の電圧を受け、そのバックゲートが第２のウェルに接続され、その第２の電極が第１のウェルに接続された第４のトランジスタ、および第２のウェルの表面に形成され、第４のトランジスタのバックゲートと第２の電極との間に接続された第２のダイオードを備えたものである。したがって、正電荷が第１および第２のウェルに放電されるとともに負電荷が第１および第２のウェルに放電されるので、アンテナ比が大きい場合でも、プラズマプロセス中に第１および第２のウェル間の電圧が過大になることを防止することができ、第１および第２のトランジスタのゲート酸化膜がダメージを受けることを防止することができる。

また、この発明に係るさらに他の半導体装置は、半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第３のウェル、第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、第２のウェルの表面に形成され、そのゲートが第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、第１のウェルの表面に形成され、第１および第２のトランジスタのゲートと第１のウェルとの間に接続された第１のダイオード、第２のウェルの表面に形成され、第２のウェルと第１および第２のトランジスタのゲートとの間に接続された第２のダイオード、第３のウェルの表面に形成され、その第１の電極が第１のウェルに接続され、そのゲートおよびバックゲートが第３のウェルに接続され、その第２の電極が第２のウェルに接続された第３のトランジスタ、および第３のウェルの表面に形成され、第３のトランジスタの第１の電極とバックゲートとの間に接続された第３のダイオードを備えたものである。したがって、第１および第２のウェル間の電圧が第１の電圧と第３のダイオードのしきい値電圧を加算した電圧以下に維持されるので、アンテナ比が大きい場合でも、プラズマプロセス中に第１および第２のウェル間の電圧が過大になることを防止することができ、第１および第２のトランジスタのゲート酸化膜がダメージを受けることを防止することができる。

また、この発明に係るさらに他の半導体装置は、半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第３のウェル、第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、第２のウェルの表面に形成され、そのゲートが第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、第１のウェルの表面に形成され、第１および第２のトランジスタのゲートと第１のウェルとの間に接続された第１のダイオード、第２のウェルの表面に形成され、第２のウェルと第１および第２のトランジスタのゲートとの間に接続された第２のダイオード、第３のウェルの表面に形成され、その第１の電極が第１のウェルに接続され、そのゲートおよびバックゲートが第３のウェルに接続され、その第２の電極が第２のウェルに接続された第３のトランジスタ、および第３のウェルの表面に形成され、第３のトランジスタのバックゲートと第２の電極との間に接続された第３のダイオードを備えたものである。したがって、第１および第２のウェル間の電圧が第１の電圧と第３のダイオードのしきい値電圧を加算した電圧以下に維持されるので、アンテナ比が大きい場合でも、プラズマプロセス中に第１および第２のウェル間の電圧が過大になることを防止することができ、第１および第２のトランジスタのゲート酸化膜がダメージを受けることを防止することができる。

以上のように、この発明によれば、アンテナ比が大きくてもプラズマダメージを受けることが無い半導体装置を提供することができる。

[実施の形態１]
図１は、この発明の実施の形態１によるＣＭＯＳ ＬＳＩの構成を示す図である。図１において、このＣＭＯＳ ＬＳＩは半導体基板の表面に形成されている。半導体基板の表面にＮ型ウェルＮＷとＰ型ウェルＰＷが形成され、Ｎ型ウェルＮＷの表面にＰチャネルＭＯＳトランジスタ１，３およびダイオード２が形成され、Ｐ型ウェルＰＷの表面にＮチャネルＭＯＳトランジスタ４，６およびダイオード５が形成され、Ｐ型ウェルＰＷとＮ型ウェルＮＷの間の領域に比較的長いメタル配線ＭＬが形成されている。Ｎ型ウェルＮＷには電源電圧ＶＤＤが印加され、Ｐ型ウェルＰＷには接地電圧ＧＮＤが印加される。

ＰチャネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ４は、インバータを構成する。ＰチャネルＭＯＳトランジスタ１のゲートはインバータの入力ノードＮ１に接続され、そのソースおよびバックゲートはＮ型ウェルＮＷに接続され、そのドレインはインバータの出力ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ４のゲートはインバータの入力ノードＮ１に接続され、そのソースおよびバックゲートはＰ型ウェルＰＷに接続され、そのドレインはインバータの出力ノードＮ２に接続される。インバータの入力ノードＮ１はメタル配線ＭＬの一方端に接続され、メタル配線ＭＬの他方端は入力信号ＶＩを受ける。

入力信号ＶＩが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ１が非導通になるとともにＮチャネルＭＯＳトランジスタ４が導通し、出力信号ＶＯが「Ｌ」レベルになる。入力信号ＶＩが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ４が非導通になるとともにＰチャネルＭＯＳトランジスタ１が導通し、出力信号ＶＯが「Ｈ」レベルになる。

このＣＭＯＳ ＬＳＩでは、ＭＯＳトランジスタ１，４のゲートが比較的長いメタル配線ＭＬに接続されていてアンテナ比が高いので、何ら対策を講じないとプラズマプロセス中にメタル配線ＭＬが帯電し、ＭＯＳトランジスタ１，４のゲート酸化膜がダメージを受け、ＭＯＳトランジスタ１，４の特性が劣化してしまう。

そこで、このＣＭＯＳ ＬＳＩでは、第１のアンテナ比対策として、ダイオード２，５が設けられる。ダイオード２はメタル配線ＭＬとＮ型ウェルＮＷとの間に接続され、ダイオード５はＰ型ウェルＰＷとメタル配線ＭＬとの間に接続される。

ダイオード２は、図２（ａ）に示すように、Ｎ型ウェルＮＷの表面にＰ^＋型拡散層を形成し、そのＰ^＋型拡散層をメタル配線ＭＬに接続することによって形成してもよいし、図２（ｂ）に示すように、Ｎ型ウェルＮＷの表面にＰチャネルＭＯＳトランジスタを形成し、そのＰチャネルＭＯＳトランジスタのゲートおよびドレインに電源電圧を与えるとともにソースをメタル配線ＭＬに接続することにより形成してもよい。

ダイオード５は、図３（ａ）に示すように、Ｐ型ウェルＰＷの表面にＮ^＋型拡散層を形成し、そのＮ^＋型拡散層をメタル配線ＭＬに接続することによって形成してもよいし、図３（ｂ）に示すように、Ｐ型ウェルＰＷの表面にＮチャネルＭＯＳトランジスタを形成し、そのＮチャネルＭＯＳトランジスタのゲートおよびドレインに接地電圧を与えるとともにソースをメタル配線ＭＬに接続することにより形成してもよい。

図１に戻って、ダイオード２，５の各々のしきい値電圧をＶＴとすると、プラズマによってメタル配線ＭＬが正に帯電され、メタル配線ＭＬの電圧がＶＤＤ＋ＶＴよりも高くなると、ダイオード２が導通し、メタル配線ＭＬに帯電した正電荷はＮ型ウェルＮＷに放電される。また、プラズマによってメタル配線ＭＬが負に帯電され、メタル配線ＭＬの電圧が−ＶＴよりも低くなると、ダイオード５が導通し、メタル配線ＭＬに帯電した負電荷はＰ型ウェルＰＷに放電される。

したがって、メタル配線ＭＬの電圧は−ＶＴとＶＤＤ＋ＶＴＲの間に維持され、メタル配線ＭＬの電圧が過大になってＭＯＳトランジスタ１，４のゲート酸化膜がダメージを受けることを防止することができる。なお、入力信号ＶＩが「Ｈ」レベル（電源電圧ＶＤＤ）または「Ｌ」レベル（接地電圧ＧＮＤ）の場合は、ダイオード２，５は非導通状態に維持され、インバータの動作に悪影響を与えることはない。

従来は、ダイオード２，５を設ければ、アンテナ比が無限大でもＭＯＳトランジスタ１，４のゲート酸化膜が劣化されることは無かった。しかし、ＣＭＯＳ回路の微細化が進められて１００ｎｍルール以下のルールでＣＭＯＳ回路が形成されると、ウェルＮＷ，ＰＷの抵抗値が高くなり、メタル配線ＭＬからダイオード２，５を介して放電された電荷によってウェルＮＷ，ＰＷが帯電する。これにより、Ｎ型ウェルＮＷの電圧が電源電圧ＶＤＤよりも高くなるとともにＰ型ウェルＰＷの電圧が接地電圧ＧＮＤよりも低くなり、ウェルＮＷ，ＰＷ間の電圧が高くなってＭＯＳトランジスタ１，４のゲート酸化膜がダメージを受ける。

そこで、このＣＭＯＳ ＬＳＩでは、第２のアンテナ比対策として、ＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ６が設けられる。ＰチャネルＭＯＳトランジスタ３のソース、ゲートおよびバックゲートはＮ型ウェルＮＷに接続され、そのドレインはＰ型ウェルＰＷに接続される。ＮチャネルＭＯＳトランジスタ６のソース、ゲートおよびバックゲートはＰ型ウェルＰＷに接続され、そのドレインはＮ型ウェルＮＷに接続される。

プラズマプロセス中にウェルＮＷ，ＰＷが帯電してウェルＮＷ，ＰＷ間の電圧が所定の電圧を超えると、引き抜き用のオフ・トランジスタであるＭＯＳトランジスタ３，６がパンチスルーまたはブレイクダウンにより導通する。これにより、ウェルＮＷ，ＰＷ間の電圧が低くなり、ＭＯＳトランジスタ１，４のゲート酸化膜がダメージを受けることが防止される。

この実施の形態１では、Ｎ型ウェルＮＷとＰ型ウェルＰＷの間に引き抜き用のオフ・トランジスタ３，６を接続し、プラズマプロセス中におけるウェルＮＷ，ＰＷ間の電圧を小さく抑えるので、アンテナ比が大きく、かつ１００ｎｍ以下のルールでＣＭＯＳ回路が形成されている場合でも、ＭＯＳトランジスタ１，４の劣化を防止することができる。したがって、アンテナ比を一定値以下にする必要が無いので、レイアウトが制限されることが無い。また、プラズマダメージを考慮する必要が無いので、プロセス開発の自由度が高くなる。

（変更例１）
図４は、実施の形態１の変更例１の構成を示す図である。この変更例１では、引き抜き用オフ・トランジスタとしてＮチャネルＭＯＳトランジスタ６のみが設けられる。この変更例１では、引き抜き用オフ・トランジスタの数が少なくて済む。

（変更例２）
図５は、実施の形態１の変更例２の構成を示す図である。この変更例２では、引き抜き用オフ・トランジスタとしてＰチャネルＭＯＳトランジスタ３のみが設けられる。この変更例２では、引き抜き用オフ・トランジスタの数が少なくて済む。

（変更例３）
図６は、実施の形態１の変更例３の構成を示す図である。この変更例３では、１組のＮ型ウェルＮＷとＰ型ウェルＰＷに、複数の論理回路１０〜１５と１つの引き抜き用オフ・トランジスタ１６とが設けられる。論理回路１０〜１５には、比較的短いメタル配線に接続された論理回路１０，１２，１４と、比較的長いメタル配線に接続された論理回路１１，１３，１５とがある。論理回路１０，１２，１４は、たとえば通常のＮＯＲゲート、ＮＡＮＤゲート、インバータである。論理回路１１，１３，１５は、たとえばアンテナ比対策用ダイオード付のインバータ、ＮＡＮＤゲート、ＮＯＲゲートである。

アンテナ比対策用ダイオード付のインバータ１１は、図７（ａ）（ｂ）に示すように、インバータを構成するＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１と、アンテナ比対策用のダイオード２２，２３を含む。ＰチャネルＭＯＳトランジスタ２０およびダイオード２２はＮ型ウェルＮＷの表面に形成され、ＮチャネルＭＯＳトランジスタ２１およびダイオード２３はＰ型ウェルＰＷの表面に形成される。

ＰチャネルＭＯＳトランジスタ２０のソースおよびバックゲートはＮ型ウェルＮＷに接続され、そのゲートは入力ノードＮ２０に接続され、そのドレインは出力ノードＮ２１に接続される。ＮチャネルＭＯＳトランジスタ２１のソースおよびバックゲートはＰ型ウェルＮＷに接続され、そのゲートは入力ノードＮ２０に接続され、そのドレインは出力ノードＮ２１に接続される。ダイオード２２は入力ノードＮ２０とＮ型ウェルＮＷの間に接続され、ダイオード２３はＰ型ウェルＰＷと入力ノードＮ２０との間に接続される。入力信号ＶＩの反転信号が出力信号ＶＯとなる。入力ノードＮ２０に帯電した電荷は、ダイオード２２，２３を介してウェルＮＷ，ＰＷに放電される。

アンテナ比対策用ダイオード付のＮＡＮＤゲート１３は、図８（ａ）（ｂ）に示すように、ＮＡＮＤゲートを構成するＰチャネルＭＯＳトランジスタ３０，３１およびＮチャネルＭＯＳトランジスタ３２，３３と、アンテナ比対策用のダイオード３４〜３７を含む。ＰチャネルＭＯＳトランジスタ３０，３１およびダイオード３４，３６はＮ型ウェルＮＷの表面に形成され、ＮチャネルＭＯＳトランジスタ３２，３３およびダイオード３５，３７はＰ型ウェルＰＷの表面に形成される。

ＰチャネルＭＯＳトランジスタ３０，３１のソースおよびバックゲートはＮ型ウェルＮＷに接続され、それらのゲートはそれぞれ入力ノードＮ３０，Ｎ３１に接続され、それらのドレインはともに出力ノードＮ３２に接続される。ＮチャネルＭＯＳトランジスタ３２，３３は出力ノードＮ３２とＰ型ウェルＰＷとの間に直列接続され、それらのゲートはそれぞれ入力ノードＮ３０，Ｎ３１に接続され、それらのバックゲートはともにＰ型ウェルＰＷに接続される。

ダイオード３４は入力ノードＮ３０とＮ型ウェルＮＷの間に接続され、ダイオード３５はＰ型ウェルＰＷと入力ノードＮ３０との間に接続される。ダイオード３６は入力ノードＮ３１とＮ型ウェルＮＷの間に接続され、ダイオード３７はＰ型ウェルＰＷと入力ノードＮ３１との間に接続される。入力信号ＶＩ１，ＶＩ２がともに「Ｈ」レベルの場合のみ出力信号ＶＯが「Ｌ」レベルになり、その他の場合は出力信号ＶＯが「Ｈ」レベルになる。入力ノードＮ３０，Ｎ３１に帯電した電荷は、ダイオード３４〜３７を介してウェルＮＷ，ＰＷに放電される。

アンテナ比対策用ダイオード付のＮＯＲゲート１５は、図９（ａ）（ｂ）に示すように、ＮＯＲゲートを構成するＰチャネルＭＯＳトランジスタ４０，４１およびＮチャネルＭＯＳトランジスタ４２，４３と、アンテナ比対策用のダイオード４４〜４７を含む。ＰチャネルＭＯＳトランジスタ４０，４１およびダイオード４４，４６はＮ型ウェルＮＷの表面に形成され、ＮチャネルＭＯＳトランジスタ４２，４３およびダイオード４５，４７はＰ型ウェルＰＷの表面に形成される。

ＰチャネルＭＯＳトランジスタ４０，４１はＮ型ウェルＮＷと出力ノードＮ４３との間に直列接続され、それらのゲートはそれぞれ入力ノードＮ４２，Ｎ４１に接続され、それらのバックゲートはともにＮ型ウェルＮＷに接続される。ＮチャネルＭＯＳトランジスタ４２，４３のソースおよびバックゲートはＰ型ウェルＰＷに接続され、それらのゲートはそれぞれ入力ノードＮ４２，Ｎ４１に接続され、それらのドレインはともに出力ノードＮ４３に接続される。

ダイオード４４は入力ノードＮ４１とＮ型ウェルＮＷの間に接続され、ダイオード４５はＰ型ウェルＰＷと入力ノードＮ４１との間に接続される。ダイオード４６は入力ノードＮ４２とＮ型ウェルＮＷの間に接続され、ダイオード４７はＰ型ウェルＰＷと入力ノードＮ４２との間に接続される。入力信号ＶＩ１，ＶＩ２がともに「Ｌ」レベルの場合のみ出力信号ＶＯが「Ｈ」レベルになり、その他の場合は出力信号ＶＯが「Ｌ」レベルになる。入力ノードＮ４１，Ｎ４２に帯電した電荷は、ダイオード４４〜４７を介してウェルＮＷ，ＰＷに放電される。

図６に戻って、引き抜き用オフ・トランジスタであるＮチャネルＭＯＳトランジスタ１６は、Ｐ型ウェルＰＷの表面に形成される。ＮチャネルＭＯＳトランジスタ１６のドレインはＮ型ウェルＮＷに接続され、そのゲート、バックゲートおよびソースはＰ型ウェルＰＷに接続される。

プラズマプロセス中にウェルＮＷ，ＰＷが帯電してウェルＮＷ，ＰＷ間の電圧が所定の電圧を超えると、引き抜き用オフ・トランジスタであるＮチャネルＭＯＳトランジスタ１６がパンチスルーまたはブレイクダウンにより導通する。これにより、ウェルＮＷ，ＰＷ間の電圧が低くなり、ＭＯＳトランジスタ２０，２１，３０〜３３，４０〜４３のゲート酸化膜がダメージを受けることが防止される。

（変更例４）
図１０は、実施の形態１の変更例４の構成を示す図である。この変更例４では、複数組のＮ型ウェルＮＷおよびＰ型ウェルＰＷが設けられ、複数のＮ型ウェルＮＷ同士が接続されるとともに複数のＰ型ウェルＰＷ同士が接続され、１組のＮ型ウェルＮＷおよびＰ型ウェルＰＷにのみ引き抜き用オフ・トランジスタ１６が設けられる。この変更例４では、引き抜き用オフ・トランジスタ１６の数が少なくて済む。

[実施の形態２]
図１１は、この発明の実施の形態２によるＣＭＯＳ ＬＳＩの構成を示す図である。このＣＭＯＳ ＬＳＩが図１のＣＭＯＳ ＬＳＩと異なる点は、Ｎ型ウェルＮＷに電源電圧ＶＤＤよりも高い基板電圧ＶＮＷが印加され、Ｐ型ウェルＰＷに接地電圧ＧＮＤよりも低い基板電圧ＶＰＷが印加され、ＰチャネルＭＯＳトランジスタ１のソースがＮ型ウェルＮＷから切り離されて電源電圧ＶＤＤのラインに接続され、ＮチャネルＭＯＳトランジスタ４のソースがＰ型ウェルＰＷから切り離されて接地電圧ＧＮＤのラインに接続されている点である。

この実施の形態２では、実施の形態１と同じ効果が得られる他、ＭＯＳトランジスタ１，４のバックゲートにそれぞれ基板電圧ＶＮＷ，ＶＰＷが印加されるので、ＭＯＳトランジスタ１，４のしきい値電圧の絶対値が大きくなり、ＭＯＳトランジスタ１，４の漏れ電流が小さくなってＣＭＯＳ ＬＳＩの消費電流の低減化が図られる。

（変更例１）
図１２（ａ）（ｂ）および図１３（ａ）（ｂ）は、この実施の形態２の変更例１を示す回路図である。この変更例１では、Ｎ型ウェルＮＷとＰチャネルＭＯＳトランジスタ３のソースとの間にダイオード接続された１つまたは２つ以上のＰチャネルＭＯＳトランジスタ５０が直列接続されるとともに、ＮチャネルＭＯＳトランジスタ６のソースとＰ型ウェルＰＷとの間にダイオード接続された１つまたは２つ以上のＮチャネルＭＯＳトランジスタ５１が直列接続される。この変更例１では、引き抜き用オフ・トランジスタ３，６に流れる漏れ電流を小さくすることができる。

（変更例２）
図１４は、実施の形態２の変更例２の構成を示す図である。この変更例２では、引き抜き用オフ・トランジスタとしてＮチャネルＭＯＳトランジスタ６のみが設けられる。この変更例２では、引き抜き用オフ・トランジスタの数が少なくて済む。

（変更例３）
図１５は、実施の形態２の変更例３の構成を示す図である。この変更例３では、引き抜き用オフ・トランジスタとしてＰチャネルＭＯＳトランジスタ３のみが設けられる。この変更例３では、引き抜き用オフ・トランジスタの数が少なくて済む。

（変更例４）
図１６は、実施の形態２の変更例４の構成を示す図である。この変更例４が図６のＣＭＯＳ ＬＳＩと異なる点は、Ｎ型ウェルＮＷに電源電圧ＶＤＤよりも高い基板電圧ＶＮＷが印加され、Ｐ型ウェルＰＷに接地電圧ＧＮＤよりも低い基板電圧ＶＰＷが印加されている点である。ただし、図１７（ａ）（ｂ）に示すように、インバータ１１のＭＯＳトランジスタ２０，２１のソースにはそれぞれ電源電圧ＶＤＤおよび接地電圧ＧＮＤが印加される。また図１８（ａ）（ｂ）に示すように、ＮＡＮＤゲート１３のＰチャネルＭＯＳトランジスタ３０，３１のソースには電源電圧ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ３３のソースには接地電圧ＧＮＤが印加される。また図１９（ａ）（ｂ）に示すように、ＮＯＲゲート１５のＰチャネルＭＯＳトランジスタ４０のソースには電源電圧ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ４２，４３のソースには接地電圧ＧＮＤが印加される。この変更例４では、複数の論理回路１０〜１５に共通に１つの引き抜き用オフ・トランジスタ１６を設けるので、引き抜き用オフ・トランジスタ１６の数が少なくて済む。

（変更例５）
図２０は、実施の形態２の変更例５の構成を示す図である。この変更例５では、複数組のＮ型ウェルＮＷおよびＰ型ウェルＰＷが設けられ、複数のＮ型ウェルＮＷ同士が接続されるとともに複数のＰ型ウェルＰＷ同士が接続され、１組のＮ型ウェルＮＷおよびＰ型ウェルＰＷにのみ引き抜き用オフ・トランジスタ１６が設けられる。この変更例５では、引き抜き用オフ・トランジスタ１６の数が少なくて済む。

[実施の形態３]
図２１は、この発明の実施の形態３によるＣＭＯＳ ＬＳＩの構成を示す図である。このＣＭＯＳ ＬＳＩが図１のＣＭＯＳ ＬＳＩと異なる点は、ＰチャネルＭＯＳトランジスタ５５、ＮチャネルＭＯＳトランジスタ５６、およびメタル配線ＭＬ１，ＭＬ２が追加されている点である。

ＰチャネルＭＯＳトランジスタ５５は、電源電圧ＶＤＤのラインとメタル配線ＭＬ１との間に接続され、そのゲートは制御信号φ１を受ける。ＰチャネルＭＯＳトランジスタ１のソースは、メタル配線ＭＬ１に接続される。電圧検出回路(図示せず)によってメタル配線ＭＬ１の電圧が検出され、その検出電圧が電源電圧ＶＤＤよりも低い所定の擬似電源電圧Ｖ−ＶＤＤになるように、制御信号φ１によってＰチャネルＭＯＳトランジスタ５５がオン／オフ制御される。

ＮチャネルＭＯＳトランジスタ５６は、メタル配線ＭＬ２と接地電圧ＧＮＤのラインとの間に接続され、そのゲートは制御信号φ２を受ける。ＮチャネルＭＯＳトランジスタ４のソースは、メタル配線ＭＬ２に接続される。電圧検出回路(図示せず)によってメタル配線ＭＬ２の電圧が検出され、その検出電圧が接地電圧ＧＮＤよりも高い所定の擬似接地電圧Ｖ−ＧＮＤになるように、制御信号φ２によってＮチャネルＭＯＳトランジスタ５６がオン／オフ制御される。

この実施の形態３では、実施の形態１と同じ効果が得られる他、ＭＯＳトランジスタ１，４のソースにそれぞれ擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加されるので、ＭＯＳトランジスタ１，４の漏れ電流が小さくなってＣＭＯＳ ＬＳＩの消費電流の低減化が図られる。なお、ＭＯＳトランジスタ１，４からなるインバータを動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ５５，５６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

（変更例１）
図２２は、実施の形態３の変更例１の構成を示す図である。この変更例１では、引き抜き用オフ・トランジスタとしてＮチャネルＭＯＳトランジスタ６のみが設けられる。この変更例１では、引き抜き用オフ・トランジスタの数が少なくて済む。

（変更例２）
図２３は、実施の形態３の変更例２の構成を示す図である。この変更例２では、引き抜き用オフ・トランジスタとしてＰチャネルＭＯＳトランジスタ３のみが設けられる。この変更例２では、引き抜き用オフ・トランジスタの数が少なくて済む。

（変更例３）
図２４は、実施の形態３の変更例３の構成を示す図である。この変更例３が図６のＣＭＯＳ ＬＳＩと異なる点は、論理回路１０〜１５に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加されている点である。すなわち、図２５（ａ）（ｂ）に示すように、インバータ１１のＭＯＳトランジスタ２０，２１のソースにはそれぞれ擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加される。また図２６（ａ）（ｂ）に示すように、ＮＡＮＤゲート１３のＰチャネルＭＯＳトランジスタ３０，３１のソースには擬似電源電圧Ｖ−ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ３３のソースには擬似接地電圧Ｖ−ＧＮＤが印加される。また図２７（ａ）（ｂ）に示すように、ＮＯＲゲート１５のＰチャネルＭＯＳトランジスタ４０のソースには擬似電源電圧Ｖ−ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ４２，４３のソースには擬似接地電圧Ｖ−ＧＮＤが印加される。この変更例３では、複数の論理回路１０〜１５に共通に１つの引き抜き用オフ・トランジスタ１６を設けるので、引き抜き用オフ・トランジスタ１６の数が少なくて済む。なお、論理回路１０〜１５を動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ５５，５６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

（変更例４）
図２８は、実施の形態３の変更例４の構成を示す図である。この変更例４では、複数組のＮ型ウェルＮＷおよびＰ型ウェルＰＷが設けられ、複数のＮ型ウェルＮＷ同士が接続されるとともに複数のＰ型ウェルＰＷ同士が接続され、１組のＮ型ウェルＮＷおよびＰ型ウェルＰＷにのみ引き抜き用オフ・トランジスタ１６が設けられる。この変更例４では、引き抜き用オフ・トランジスタ１６の数が少なくて済む。なお、複数組のウェルＮＷ，ＰＷ内の論理回路１０〜１５のうちの所定のウェルＮＷ，ＰＷ内の論理回路１０〜１５を動作させない期間は、所定のウェルＮＷ，ＰＷに対応する制御信号φ１，φ２を制御してＭＯＳトランジスタ５５，５６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、所定のウェルＮＷ，ＰＷ内の論理回路１０〜１５などの漏れ電流を遮断することができる。

[実施の形態４]
図２９は、この発明の実施の形態４によるＣＭＯＳ ＬＳＩの構成を示す図である。このＣＭＯＳ ＬＳＩが図１のＣＭＯＳ ＬＳＩと異なる点は、ＰチャネルＭＯＳトランジスタ５５およびＮチャネルＭＯＳトランジスタ５６が追加されている点である。

ＰチャネルＭＯＳトランジスタ５５は、電源電圧ＶＤＤのラインとＮ型ウェルＮＷとの間に接続され、そのゲートは制御信号φ１を受ける。電圧検出回路(図示せず)によってＮ型ウェルＮＷの電圧が検出され、その検出電圧が電源電圧ＶＤＤよりも低い所定の擬似電源電圧Ｖ−ＶＤＤになるように、制御信号φ１によってＰチャネルＭＯＳトランジスタ５５がオン／オフ制御される。

ＮチャネルＭＯＳトランジスタ５６は、Ｐ型ウェルＰＷと接地電圧ＧＮＤのラインとの間に接続され、そのゲートは制御信号φ２を受ける。電圧検出回路(図示せず)によってＰ型ウェルＰＷの電圧が検出され、その検出電圧が接地電圧ＧＮＤよりも高い所定の擬似接地電圧Ｖ−ＧＮＤになるように、制御信号φ２によってＮチャネルＭＯＳトランジスタ５６がオン／オフ制御される。

この実施の形態４では、実施の形態１と同じ効果が得られる他、ウェルＮＷ，ＰＷにそれぞれ擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加されるので、ＣＭＯＳ ＬＳＩの漏れ電流が小さくなって消費電流の低減化が図られる。なお、ＭＯＳトランジスタ１，４からなるインバータを動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ５５，５６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

なお、この実施の形態４においても、実施の形態３の変更例１〜４と同様の変更例が挙げられるが、それらの説明は繰り返さない。

[実施の形態５]
図３０は、この発明の実施の形態５によるＣＭＯＳ ＬＳＩの構成を示す図であって、図１と対比される図である。図３０において、このＣＭＯＳ ＬＳＩが図１のＣＭＯＳ ＬＳＩと異なる点は、ＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ３がそれぞれＰチャネルＭＯＳトランジスタ６０およびＮチャネルＭＯＳトランジスタ６１で置換されている点である。すなわち、このＣＭＯＳ ＬＳＩでは、第１のアンテナ比対策としてのダイオード２，５に加え、第２のアンテナ比対策としてＰチャネルＭＯＳトランジスタ６０およびＮチャネルＭＯＳトランジスタ６１が設けられる。

ＰチャネルＭＯＳトランジスタ６０は、Ｎ型ウェルＮＷの表面に形成され、そのゲートおよびバックゲートはＮ型ウェルＮＷに接続され、そのソースはメタル配線ＭＬに接続され、そのドレインはＰ型ウェルＰＷに接続される。ダイオード２は、ＰチャネルＭＯＳトランジスタ６０のソースとバックゲートとの間に接続される。ＮチャネルＭＯＳトランジスタ６１は、Ｐ型ウェルＰＷの表面に形成され、そのゲートおよびバックゲートはＰ型ウェルＰＷに接続され、そのソースはメタル配線ＭＬに接続され、そのドレインはＮウェルＮＷに接続される。ダイオード５は、ＮチャネルＭＯＳトランジスタ６１のバックゲートとソースとの間に接続される。

ダイオード２およびＰチャネルＭＯＳトランジスタ６０は、図３１（ａ）に示すように、Ｎ型ウェルＮＷの表面にＰチャネルＭＯＳトランジスタ６０を形成し、ＰチャネルＭＯＳトランジスタ６０のソースをメタル配線ＭＬに接続し、そのゲートをＮ型ウェルＮＷに接続し、そのドレインをＰ型ウェルＰＷに接続したものである。Ｎ型ウェルＮＷがＰチャネルＭＯＳトランジスタ６０のバックゲートとなる。メタル配線ＭＬに接続されたソース（Ｐ^＋型不純物拡散領域）と、Ｎ型ウェルＮＷとの間のＰＮ接合によってダイオード２が形成されている。

ダイオード５およびＰチャネルＭＯＳトランジスタ６１は、図３１（ｂ）に示すように、Ｐ型ウェルＰＷの表面にＮチャネルＭＯＳトランジスタ６１を形成し、ＮチャネルＭＯＳトランジスタ６１のソースをメタル配線ＭＬに接続し、そのゲートをＰ型ウェルＰＷに接続し、そのドレインをＮ型ウェルＮＷに接続したものである。Ｐ型ウェルＰＷがＮチャネルＭＯＳトランジスタ６１のバックゲートとなる。Ｐ型ウェルＰＷと、メタル配線ＭＬに接続されたソース（Ｎ^＋型不純物拡散領域）との間のＰＮ接合によってダイオード５が形成されている。

次に、このＣＭＯＳ ＬＳＩのプラズマプロセス中の動作について説明する。図３２（ａ）に示すように、プラズマプロセス中にメタル配線ＭＬが正電圧（たとえば＋３Ｖ）に帯電した場合は、ＰＮ接合の順方向バイアス電圧を０．７Ｖとすると、ＰチャネルＭＯＳトランジスタ６０のゲート−ソース間電圧の絶対値｜Ｖｇｓ｜は０．７Ｖとなり、そのバックゲート−ソース間電圧の絶対値｜Ｖｂｓ｜は０．７Ｖとなり、そのドレイン−ソース間電圧の絶対値｜Ｖｄｓ｜は３Ｖとなる。したがって、バックゲートがフォワードバイアスされるので、ＰチャネルＭＯＳトランジスタ６０のしきい値電圧が小さくなり、ＰチャネルＭＯＳトランジスタ６０が導通する。また、バイポーラアクションも行なわれる。

メタル配線ＭＬに帯電した正電荷は、ダイオード２を介してＮ型ウェルＮＷに放電されるとともに、ＰチャネルＭＯＳトランジスタ６０を介してＰ型ウェルＰＷに放電される。これにより、メタル配線ＭＬの電圧は電源電圧ＶＤＤ＋０．７Ｖ以下に維持されるとともに、ウェルＮＷ，ＰＷ間の電圧も小さく抑えられ、メタル配線ＭＬに接続されたＭＯＳトランジスタ１，４の特性の劣化が防止される。

また図３２（ｂ）に示すように、プラズマプロセス中にメタル配線ＭＬが負電圧（たとえば−３Ｖ）に帯電した場合は、ＮチャネルＭＯＳトランジスタ６１のゲート−ソース間電圧の絶対値｜Ｖｇｓ｜は０．７Ｖとなり、そのバックゲート−ソース間電圧の絶対値｜Ｖｂｓ｜は０．７Ｖとなり、そのドレイン−ソース間電圧の絶対値｜Ｖｄｓ｜は３Ｖとなる。したがって、バックゲートがフォワードバイアスされるので、ＮチャネルＭＯＳトランジスタ６１のしきい値電圧が小さくなり、ＮチャネルＭＯＳトランジスタ６１が導通する。また、バイポーラアクションも行なわれる。

メタル配線ＭＬに帯電した負電荷は、ダイオード５を介してＰ型ウェルＰＷに放電されるとともに、ＮチャネルＭＯＳトランジスタ６１を介してＮ型ウェルＮＷに放電される。これにより、メタル配線ＭＬの電圧は接地電圧ＧＮＤ−０．７Ｖ以上に維持されるとともに、ウェルＮＷ，ＰＷ間の電圧も小さく抑えられ、メタル配線ＭＬに接続されたＭＯＳトランジスタ１，４の特性の劣化が防止される。

なお、入力信号ＶＩが「Ｈ」レベル（電源電圧ＶＤＤ）または「Ｌ」レベル（接地電圧ＧＮＤ）の場合は、ダイオード２，５およびＭＯＳトランジスタ６０，６１は非導通状態に維持され、インバータの動作に悪影響を与えることはない。

この実施の形態５では、メタル配線ＭＬとウェルＰＷ，ＮＷの間にそれぞれ引き抜き用のＭＯＳトランジスタ６０，６１を接続し、プラズマプロセス中におけるメタル配線ＭＬの電圧およびウェルＮＷ，ＰＷ間の電圧を小さく抑えるので、アンテナ比が大きく、かつ１００ｎｍ以下のルールでＣＭＯＳ回路が形成されている場合でも、ＭＯＳトランジスタ１，４の劣化を防止することができる。したがって、アンテナ比を一定値以下にする必要が無いので、レイアウトが制限されることが無い。また、プラズマダメージを考慮する必要が無いので、プロセス開発の自由度が高くなる。

（変更例１）
図３３は、実施の形態５の変更例１の構成を示す図である。この変更例１では、１組のＮ型ウェルＮＷとＰ型ウェルＰＷに、複数の論理回路７０〜７５が設けられる。論理回路７０〜７５には、比較的短いメタル配線に接続された論理回路７０，７２，７４と、比較的長いメタル配線に接続された論理回路７１，７３，７５とがある。論理回路７０，７２，７４は、たとえば通常のＮＯＲゲート、ＮＡＮＤゲート、インバータである。論理回路７１，７３，７５は、たとえばアンテナ比対策回路付のインバータ、ＮＡＮＤゲート、ＮＯＲゲートである。Ｎ型ウェルＮＷは電源電圧ＶＤＤを受け、Ｐ型ウェルＰＷは接地電圧ＧＮＤを受ける。

アンテナ比対策回路付のインバータ７１は、図３４（ａ）（ｂ）に示すように、インバータを構成するＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１と、アンテナ比対策回路８１を構成するＰチャネルＭＯＳトランジスタ８２およびダイオード８３と、アンテナ比対策回路８４を構成するＮチャネルＭＯＳトランジスタ８５およびダイオード８６を含む。ＰチャネルＭＯＳトランジスタ２０，８２およびダイオード８３はＮ型ウェルＮＷの表面に形成され、ＮチャネルＭＯＳトランジスタ２１，８５およびダイオード８６はＰ型ウェルＰＷの表面に形成される。ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１の接続関係は、図７（ａ）（ｂ）で説明した通りである。入力信号ＶＩの反転信号が出力信号ＶＯとなる。

ＰチャネルＭＯＳトランジスタ８２のゲートおよびバックゲートはＮ型ウェルＮＷに接続され、そのソースはインバータの入力ノードＮ２０に接続され、そのドレインはＰ型ウェルＰＷに接続される。ＮチャネルＭＯＳトランジスタ８５のゲートおよびバックゲートはＰ型ウェルＰＷに接続され、そのソースはインバータの入力ノードＮ２０に接続され、そのドレインはＮ型ウェルＮＷに接続される。ダイオード８３は入力ノードＮ２０とＮ型ウェルＮＷの間に接続され、ダイオード８６はＰ型ウェルＰＷと入力ノードＮ２０との間に接続される。入力ノードＮ２０に帯電した電荷は、アンテナ比対策回路８１，８４を介してウェルＮＷ，ＰＷに放電される。これにより、ＭＯＳトランジスタ２０，２１のゲート酸化膜がダメージを受けることが防止される。

アンテナ比対策回路付のＮＡＮＤゲート７３は、図３５（ａ）（ｂ）に示すように、ＮＡＮＤゲートを構成するＰチャネルＭＯＳトランジスタ３０，３１およびＮチャネルＭＯＳトランジスタ３２，３３と、アンテナ比対策回路８７〜９０を含む。アンテナ比対策回路８７，８９は図３４（ｂ）のアンテナ比対策回路８１と同じ構成であり、アンテナ比対策回路８８，９０は図３４（ｂ）のアンテナ比対策回路８４と同じ構成である。ＰチャネルＭＯＳトランジスタ３０，３１およびアンテナ比対策回路８７，８９はＮ型ウェルＮＷの表面に形成され、ＮチャネルＭＯＳトランジスタ３２，３３およびアンテナ比対策回路８８，９０はＰ型ウェルＰＷの表面に形成される。

ＰチャネルＭＯＳトランジスタ３０，３１およびＮチャネルＭＯＳトランジスタ３２，３３の接続関係は、図８（ｂ）で示した通りである。入力信号ＶＩ１，ＶＩ２がともに「Ｈ」レベルの場合のみ出力信号ＶＯが「Ｌ」レベルになり、その他の場合は出力信号ＶＯが「Ｈ」レベルになる。

アンテナ比対策回路８７のＰチャネルＭＯＳトランジスタ８２は入力ノードＮ３０とＰ型ウェルＰＷとの間に接続され、アンテナ比対策回路８８のＮチャネルＭＯＳトランジスタ８５は入力ノードＮ３０とＮ型ウェルＮＷとの間に接続される。アンテナ比対策回路８９のＰチャネルＭＯＳトランジスタ８２は入力ノードＮ３１とＰ型ウェルＰＷとの間に接続され、アンテナ比対策回路９０のＮチャネルＭＯＳトランジスタ８５は入力ノードＮ３１とＮ型ウェルＮＷとの間に接続される。入力ノードＮ３０，Ｎ３１に帯電した電荷は、アンテナ比対策回路８７〜９０を介してウェルＮＷ，ＰＷに放電される。これにより、ＭＯＳトランジスタ３０〜３３のゲート酸化膜がダメージを受けることが防止される。

アンテナ比対策回路付のＮＯＲゲート７５は、図３６（ａ）（ｂ）に示すように、ＮＯＲゲートを構成するＰチャネルＭＯＳトランジスタ４０，４１およびＮチャネルＭＯＳトランジスタ４２，４３と、アンテナ比対策回路９１〜９４を含む。アンテナ比対策回路９１，９３は図３４（ｂ）のアンテナ比対策回路８１と同じ構成であり、アンテナ比対策回路９２，９４は図３４（ｂ）のアンテナ比対策回路８４と同じ構成である。ＰチャネルＭＯＳトランジスタ４０，４１およびアンテナ比対策回路９１，９３はＮ型ウェルＮＷの表面に形成され、ＮチャネルＭＯＳトランジスタ４２，４３およびアンテナ比対策回路９２，９４はＰ型ウェルＰＷの表面に形成される。

ＰチャネルＭＯＳトランジスタ４０，４１およびＮチャネルＭＯＳトランジスタ４２，４３の接続関係は、図９（ｂ）で示した通りである。入力信号ＶＩ１，ＶＩ２がともに「Ｌ」レベルの場合のみ出力信号ＶＯが「Ｈ」レベルになり、その他の場合は出力信号ＶＯが「Ｌ」レベルになる。

アンテナ比対策回路９１のＰチャネルＭＯＳトランジスタ８２は入力ノードＮ４１とＰ型ウェルＰＷとの間に接続され、アンテナ比対策回路９２のＮチャネルＭＯＳトランジスタ８５は入力ノードＮ４１とＮ型ウェルＮＷとの間に接続される。アンテナ比対策回路９３のＰチャネルＭＯＳトランジスタ８２は入力ノードＮ４２とＰ型ウェルＰＷとの間に接続され、アンテナ比対策回路９４のＮチャネルＭＯＳトランジスタ８５は入力ノードＮ４２とＮ型ウェルＮＷとの間に接続される。入力ノードＮ４１，Ｎ４２に帯電した電荷は、アンテナ比対策回路９１〜９４を介してウェルＮＷ，ＰＷに放電される。これにより、ＭＯＳトランジスタ４０〜４３のゲート酸化膜がダメージを受けることが防止される。

なお、図６および図１０で示したように、Ｎ型ウェルＮＷとＰ型ウェルＰＷの間にオフ・トランジスタ１６をさらに接続し、ウェルＮＷ，ＰＷ間の電圧を低減化してもよい。

[実施の形態６]
図３７は、この発明の実施の形態６によるＣＭＯＳ ＬＳＩの構成を示す図である。このＣＭＯＳ ＬＳＩが図３０のＣＭＯＳ ＬＳＩと異なる点は、Ｎ型ウェルＮＷに電源電圧ＶＤＤよりも高い基板電圧ＶＮＷが印加され、Ｐ型ウェルＰＷに接地電圧ＧＮＤよりも低い基板電圧ＶＰＷが印加され、ＰチャネルＭＯＳトランジスタ１のソースがＮ型ウェルＮＷから切り離されて電源電圧ＶＤＤのラインに接続され、ＮチャネルＭＯＳトランジスタ４のソースがＰ型ウェルＰＷから切り離されて接地電圧ＧＮＤのラインに接続されている点である。

この実施の形態６では、実施の形態５と同じ効果が得られる他、ＭＯＳトランジスタ１，４のバックゲートにそれぞれ基板電圧ＶＮＷ，ＶＰＷが印加されるので、ＭＯＳトランジスタ１，４のしきい値電圧の絶対値が大きくなり、ＭＯＳトランジスタ１，４の漏れ電流が小さくなってＣＭＯＳ ＬＳＩの消費電流の低減化が図られる。

（変更例１）
図３８は、実施の形態６の変更例１の構成を示す図である。この変更例１が図３３のＣＭＯＳ ＬＳＩと異なる点は、Ｎ型ウェルＮＷに電源電圧ＶＤＤの代わりに基板電圧ＶＮＷが印加され、Ｐ型ウェルＰＷに接地電圧ＧＮＤの代わりに基板電圧ＶＰＷが印加されている点である。ただし、図３９（ａ）（ｂ）に示すように、インバータ７１のＰチャネルＭＯＳトランジスタ２０のソースには電源電圧ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ２１のソースには接地電圧ＧＮＤが印加される。また、ＰチャネルＭＯＳトランジスタ８２のゲートには電源電圧ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ８５のゲートには接地電圧ＧＮＤが印加される。また図４０（ａ）（ｂ）に示すように、ＮＡＮＤゲート７３のＰチャネルＭＯＳトランジスタ３０，３１のソースには電源電圧ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ３３のソースには接地電圧ＧＮＤが印加される。また図４１（ａ）（ｂ）に示すように、ＮＯＲゲート７５のＰチャネルＭＯＳトランジスタ４０のソースには電源電圧ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ４２，４３のソースには接地電圧ＧＮＤが印加される。この変更例１でも、実施の形態６と同じ効果が得られる。

[実施の形態７]
図４２は、この発明の実施の形態７によるＣＭＯＳ ＬＳＩの構成を示す図である。このＣＭＯＳ ＬＳＩが図５のＣＭＯＳ ＬＳＩと異なる点は、ＰチャネルＭＯＳトランジスタ９５、ＮチャネルＭＯＳトランジスタ９６、およびメタル配線ＭＬ１，ＭＬ２が追加されている点である。

ＰチャネルＭＯＳトランジスタ９５は、電源電圧ＶＤＤのラインとメタル配線ＭＬ１との間に接続され、そのゲートは制御信号φ１を受ける。ＰチャネルＭＯＳトランジスタ１のソースは、メタル配線ＭＬ１に接続される。電圧検出回路(図示せず)によってメタル配線ＭＬ１の電圧が検出され、その検出電圧が電源電圧ＶＤＤよりも低い所定の擬似電源電圧Ｖ−ＶＤＤになるように、制御信号φ１によってＰチャネルＭＯＳトランジスタ９５がオン／オフ制御される。

ＮチャネルＭＯＳトランジスタ９６は、メタル配線ＭＬ２と接地電圧ＧＮＤのラインとの間に接続され、そのゲートは制御信号φ２を受ける。ＮチャネルＭＯＳトランジスタ４のソースは、メタル配線ＭＬ２に接続される。電圧検出回路(図示せず)によってメタル配線ＭＬ２の電圧が検出され、その検出電圧が接地電圧ＧＮＤよりも高い所定の擬似接地電圧Ｖ−ＧＮＤになるように、制御信号φ２によってＮチャネルＭＯＳトランジスタ５６がオン／オフ制御される。

この実施の形態７では、実施の形態５と同じ効果が得られる他、ＭＯＳトランジスタ１，４のソースにそれぞれ擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加されるので、ＭＯＳトランジスタ１，４の漏れ電流が小さくなってＣＭＯＳ ＬＳＩの消費電流の低減化が図られる。なお、ＭＯＳトランジスタ１，４からなるインバータを動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ９５，９６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

（変更例１）
図４３は、実施の形態７の変更例１の構成を示す図である。この変更例１が図３３のＣＭＯＳ ＬＳＩと異なる点は、論理回路７０〜７５に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加されている点である。すなわち、図４４（ａ）（ｂ）に示すように、インバータ７１のＭＯＳトランジスタ２０，２１のソースにはそれぞれ擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加される。また図４５（ａ）（ｂ）に示すように、ＮＡＮＤゲート７３のＰチャネルＭＯＳトランジスタ３０，３１のソースには擬似電源電圧Ｖ−ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ３３のソースには擬似接地電圧Ｖ−ＧＮＤが印加される。また図４６（ａ）（ｂ）に示すように、ＮＯＲゲート７５のＰチャネルＭＯＳトランジスタ４０のソースには擬似電源電圧Ｖ−ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ４２，４３のソースには擬似接地電圧Ｖ−ＧＮＤが印加される。この変更例１でも、実施の形態７と同じ効果が得られる。なお、論理回路７０〜７５を動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ９５，９６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

[実施の形態８]
図４７は、この発明の実施の形態８によるＣＭＯＳ ＬＳＩの構成を示す図である。このＣＭＯＳ ＬＳＩが図１のＣＭＯＳ ＬＳＩと異なる点は、ＰチャネルＭＯＳトランジスタ９５およびＮチャネルＭＯＳトランジスタ９６が追加されている点である。

ＰチャネルＭＯＳトランジスタ９５は、電源電圧ＶＤＤのラインとＮ型ウェルＮＷとの間に接続され、そのゲートは制御信号φ１を受ける。電圧検出回路(図示せず)によってＮ型ウェルＮＷの電圧が検出され、その検出電圧が電源電圧ＶＤＤよりも低い所定の擬似電源電圧Ｖ−ＶＤＤになるように、制御信号φ１によってＰチャネルＭＯＳトランジスタ９５がオン／オフ制御される。

ＮチャネルＭＯＳトランジスタ９６は、Ｐ型ウェルＰＷと接地電圧ＧＮＤのラインとの間に接続され、そのゲートは制御信号φ２を受ける。電圧検出回路(図示せず)によってＰ型ウェルＰＷの電圧が検出され、その検出電圧が接地電圧ＧＮＤよりも高い所定の擬似接地電圧Ｖ−ＧＮＤになるように、制御信号φ２によってＮチャネルＭＯＳトランジスタ９６がオン／オフ制御される。

この実施の形態８では、実施の形態５と同じ効果が得られる他、ウェルＮＷ，ＰＷにそれぞれ擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加されるので、ＣＭＯＳ ＬＳＩの漏れ電流が小さくなって消費電流の低減化が図られる。なお、ＭＯＳトランジスタ１，４からなるインバータを動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ９５，９６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

（変更例１）
図４８は、実施の形態８の変更例１の構成を示す図である。この変更例１が図３３のＣＭＯＳ ＬＳＩと異なる点は、ウェルＮＷ，ＰＷにそれぞれ擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加され、論理回路７０〜７５に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加されている点である。すなわち、図４９（ａ）（ｂ）に示すように、インバータ７１のＭＯＳトランジスタ２０のソースおよびバックゲートに擬似電源電圧Ｖ−ＶＤＤが印加され、インバータ７１のＭＯＳトランジスタ２１のソースおよびバックゲートに擬似接地電圧Ｖ−ＧＮＤが印加される。

また、アンテナ対策回路８１のＰチャネルＭＯＳトランジスタ８２のドレインに擬似接地電圧Ｖ−ＧＮＤが印加され、そのゲートおよびバックゲートに擬似電源電圧Ｖ−ＶＤＤが印加される。ダイオード８３のカソードに擬似電源電圧Ｖ−ＶＤＤが印加される。また、アンテナ対策回路８４のＰチャネルＭＯＳトランジスタ８５のドレインに擬似電源電圧Ｖ−ＶＤＤが印加され、そのゲートおよびバックゲートに擬似接地電圧Ｖ−ＧＮＤが印加される。ダイオード８６のアノードに擬似接地電圧Ｖ−ＧＮＤが印加される。

また図５０（ａ）（ｂ）に示すように、ＮＡＮＤゲート７３のＰチャネルＭＯＳトランジスタ３０，３１のソースには擬似電源電圧Ｖ−ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ３３のソースには擬似接地電圧Ｖ−ＧＮＤが印加される。アンテナ対策回路８７，８９にはアンテナ対策回路８１と同様に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加される。アンテナ対策回路８８，９０にはアンテナ対策回路８４と同様に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加される。

また図５１（ａ）（ｂ）に示すように、ＮＯＲゲート７５のＰチャネルＭＯＳトランジスタ４０のソースおよびバックゲートには擬似電源電圧Ｖ−ＶＤＤが印加され、ＰチャネルＭＯＳトランジスタ４１のバックゲートには擬似電源電圧Ｖ−ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ４２，４３のソースおよびバックゲートには擬似接地電圧Ｖ−ＧＮＤが印加される。アンテナ対策回路９１，９３にはアンテナ対策回路８１と同様に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加される。アンテナ対策回路９２，９４にはアンテナ対策回路８４と同様に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが印加される。この変更例１でも、実施の形態８と同じ効果が得られる。なお、論理回路７０〜７５を動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ９５，９６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

[実施の形態９]
図５２は、この発明の実施の形態９によるＣＭＯＳ ＬＳＩの構成を示す図である。図５２において、このＣＭＯＳ ＬＳＩは、半導体基板上に形成されたＮ型ウェルＮＷ，ＮＷ１およびＰ型ウェルＰＷ，ＰＷ１を含む。ウェルＮＷ，ＰＷとウェルＮＷ１，ＰＷ１は、メタル層が積層されるまでは互いに分離されている。

ウェルＮＷ，ＰＷの表面に、複数の論理回路１０〜１５が設けられる。論理回路１０〜１５には、比較的短いメタル配線に接続された論理回路１０，１２，１４と、比較的長いメタル配線に接続された論理回路１１，１３，１５とがある。論理回路１０，１２，１４は、たとえば通常のＮＯＲゲート、ＮＡＮＤゲート、インバータである。論理回路１１，１３，１５は、たとえばアンテナ比対策用ダイオード付のインバータ、ＮＡＮＤゲート、ＮＯＲゲートである。アンテナ比対策用ダイオード付のインバータ１１、ＮＡＮＤゲート１３、ＮＯＲゲート１５の構成および動作は、図７（ａ）（ｂ）〜図９（ａ）（ｂ）で説明した通りである。Ｎ型ウェルＮＷは、下層メタル配線ＭＬ１１を介して電源電圧ＶＤＤを受ける。Ｐ型ウェルＰＷは、下層メタル配線ＭＬ１２を介して接地電圧ＧＮＤを受ける。

Ｎ型ウェルＮＷ１の表面には、図３０で示したＰチャネルＭＯＳトランジスタ６０およびダイオード２からなるアンテナ対策回路が形成される。ＰチャネルＭＯＳトランジスタ６０のソースおよびダイオード２のアノードは、下層メタル配線ＭＬ１１を介してＮ型ウェルＮＷに接続される。ＰチャネルＭＯＳトランジスタ６０のドレインは、下層メタル配線ＭＬ１２を介してＰ型ウェルＰＷに接続される。Ｎ型ウェルＮＷ１は、上層メタル配線ＭＬ２１を介して電源電圧ＶＤＤを受ける。Ｎ型ウェルＮＷとＰ型ウェルＰＷの間の電圧がＶＤＤ＋０．７Ｖを超えた場合は、ＰチャネルＭＯＳトランジスタ６０およびダイオード２が導通するので、ウェルＮＷ，ＰＷ間の電圧がＶＤＤ＋０．７Ｖ以下に維持される。

Ｐ型ウェルＰＷ１の表面には、図３０で示したＮチャネルＭＯＳトランジスタ６１およびダイオード５からなるアンテナ対策回路が形成される。ＮチャネルＭＯＳトランジスタ６１のドレインは、下層メタル配線ＭＬ１１を介してＮ型ウェルＮＷに接続される。ＮチャネルＭＯＳトランジスタ６１のソースおよびダイオード５のカソードは、下層メタル配線ＭＬ１２を介してＰ型ウェルＰＷに接続される。Ｐ型ウェルＰＷ１は、上層メタル配線ＭＬ２２を介して接地電圧ＧＮＤを受ける。Ｎ型ウェルＮＷとＰ型ウェルＰＷの間の電圧がＶＤＤ＋０．７Ｖを超えた場合は、ＮチャネルＭＯＳトランジスタ６１およびダイオード５が導通するので、ウェルＮＷ，ＰＷ間の電圧がＶＤＤ＋０．７Ｖ以下に維持される。

この実施の形態９では、ウェルＮＷ，ＰＷ間の電圧が電源電圧ＶＤＤ＋０．７Ｖ以下に維持されるので、論理回路１０〜１５内のＭＯＳトランジスタのゲート酸化膜がダメージを受けることが防止される。

なお、ＰチャネルＭＯＳトランジスタ６０およびダイオード２からなるアンテナ比対策回路と、ＮチャネルＭＯＳトランジスタ６１およびダイオード５からなるアンテナ比対策回路とのうちのいずれか一方のみを設けてもよい。また、複数組のＮ型ウェルＮＷおよびＰ型ウェルＰＷに共通に１組のアンテナ比対策回路を設けてもよい。

（変更例１）
図５３は、実施の形態９の変更例１を示す図である。図５３において、この変更例１では、下層メタル配線ＭＬ１１，ＭＬ１２にそれぞれ基板電圧ＶＮＷ，ＶＰＷが印加され、上層メタル配線ＭＬ２１，ＭＬ２２にそれぞれ基板電圧ＶＮＷ，ＶＰＷが印加される。アンテナ比対策用ダイオード付のインバータ１１、ＮＡＮＤゲート１３、ＮＯＲゲート１５の構成および動作は、図１７（ａ）（ｂ）〜図１９（ａ）（ｂ）で説明した通りである。ＰチャネルＭＯＳトランジスタ６０のゲートには電源電圧ＶＤＤが印加され、ＮチャネルＭＯＳトランジスタ６１のゲートには接地電圧ＧＮＤが印加される。この変更例１では、実施の形態９と同じ効果が得られる他、電源電圧ＶＤＤよりも高い基板電圧ＶＮＷと、接地電圧ＧＮＤよりも低い基板電圧ＶＰＷとを使用するので、ＭＯＳトランジスタの漏れ電流が小さくなり、消費電力の低減化が図られる。

（変更例２）
図５４は、実施の形態９の変更例２を示す図である。図５４において、この変更例２では、論理回路１０〜１５の各々に擬似電源電圧Ｖ−ＶＤＤおよび擬似接地電圧Ｖ−ＧＮＤが与えられる。アンテナ比対策用ダイオード付のインバータ１１、ＮＡＮＤゲート１３、ＮＯＲゲート１５の構成および動作は、図２５（ａ）（ｂ）〜図２７（ａ）（ｂ）で説明した通りである。この変更例１では、実施の形態９と同じ効果が得られる他、電源電圧ＶＤＤよりも低い擬似電源電圧Ｖ−ＶＤＤと、接地電圧ＧＮＤよりも高い擬似接地電圧Ｖ−ＧＮＤとを使用するので、ＭＯＳトランジスタの漏れ電流が小さくなり、消費電力の低減化が図られる。なお、論理回路１０〜１５を動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ５５，５６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

[実施の形態１０]
図５５は、この発明の実施の形態１０によるＣＭＯＳ ＬＳＩの構成を示す図である。図５５において、このＣＭＯＳ ＬＳＩは、半導体基板上に形成されたＮ型ウェルＮＷ，ＮＷ１およびＰ型ウェルＰＷ，ＰＷ１を含む。ウェルＮＷ，ＰＷとウェルＮＷ１，ＰＷ１は、メタル層が積層されるまでは互いに分離されている。Ｎ型ウェルＮＷは、下層メタル配線ＭＬ１１を介して擬似電源電圧Ｖ−ＶＤＤを受ける。Ｐ型ウェルＰＷは、下層メタル配線ＭＬ１２を介して擬似接地電圧Ｖ−ＧＮＤを受ける。

ウェルＮＷ，ＰＷの表面に、複数の論理回路１０〜１５が設けられる。論理回路１０〜１５には、比較的短いメタル配線に接続された論理回路１０，１２，１４と、比較的長いメタル配線に接続された論理回路１１，１３，１５とがある。論理回路１０，１２，１４は、たとえば通常のＮＯＲゲート、ＮＡＮＤゲート、インバータである。論理回路１１，１３，１５は、たとえばアンテナ比対策用ダイオード付のインバータ、ＮＡＮＤゲート、ＮＯＲゲートである。アンテナ比対策用ダイオード付のインバータ１１、ＮＡＮＤゲート１３、ＮＯＲゲート１５の構成および動作は、図７（ａ）（ｂ）〜図９（ａ）（ｂ）で説明した通りである。ただし、電源電圧ＶＤＤの代わりに擬似電源電圧Ｖ−ＶＤＤが印加され、接地電圧ＧＮＤの代わりに擬似接地電圧Ｖ−ＧＮＤが印加される。

Ｎ型ウェルＮＷ１の表面には、図３０で示したＰチャネルＭＯＳトランジスタ６０およびダイオード２からなるアンテナ対策回路が形成される。ＰチャネルＭＯＳトランジスタ６０のソースおよびダイオード２のアノードは、下層メタル配線ＭＬ１１を介してＮ型ウェルＮＷに接続される。ＰチャネルＭＯＳトランジスタ６０のドレインは、下層メタル配線ＭＬ１２を介してＰ型ウェルＰＷに接続される。Ｎ型ウェルＮＷ１は、下層メタルＭＬ１１および上層メタル配線ＭＬ２１を介して擬似電源電圧Ｖ−ＶＤＤを受ける。Ｎ型ウェルＮＷとＰ型ウェルＰＷの間の電圧が（Ｖ−ＶＤＤ）−（Ｖ−ＧＮＤ）＋０．７Ｖを超えた場合は、ＰチャネルＭＯＳトランジスタ６０およびダイオード２が導通するので、ウェルＮＷ，ＰＷ間の電圧が（Ｖ−ＶＤＤ）−（Ｖ−ＧＮＤ）＋０．７Ｖ以下に維持される。

Ｐ型ウェルＰＷ１の表面には、図３０で示したＮチャネルＭＯＳトランジスタ６１およびダイオード５からなるアンテナ対策回路が形成される。ＮチャネルＭＯＳトランジスタ６１のドレインは、下層メタル配線ＭＬ１１を介してＮ型ウェルＮＷに接続される。ＮチャネルＭＯＳトランジスタ６１のソースおよびダイオード５のカソードは、下層メタル配線ＭＬ１２を介してＰ型ウェルＰＷに接続される。Ｐ型ウェルＰＷ１は、下層メタル配線ＭＬ１２および上層メタル配線ＭＬ２２を介して擬似接地電圧Ｖ−ＧＮＤを受ける。Ｎ型ウェルＮＷとＰ型ウェルＰＷの間の電圧が（Ｖ−ＶＤＤ）−（Ｖ−ＧＮＤ）＋０．７Ｖを超えた場合は、ＮチャネルＭＯＳトランジスタ６１およびダイオード５が導通するので、ウェルＮＷ，ＰＷ間の電圧が（Ｖ−ＶＤＤ）−（Ｖ−ＧＮＤ）＋０．７Ｖ以下に維持される。

この実施の形態１０では、ウェルＮＷ，ＰＷ間の電圧が（Ｖ−ＶＤＤ）−（Ｖ−ＧＮＤ）＋０．７Ｖ以下に維持されるので、論理回路１０〜１５内のＭＯＳトランジスタのゲート酸化膜がダメージを受けることが防止される。なお、論理回路１０〜１５を動作させない期間は、制御信号φ１，φ２を制御してＭＯＳトランジスタ５５，５６のうちの少なくとも一方のＭＯＳトランジスタをオフさせることにより、漏れ電流を遮断することができる。

なお、ＰチャネルＭＯＳトランジスタ６０およびダイオード２からなるアンテナ比対策回路と、ＮチャネルＭＯＳトランジスタ６１およびダイオード５からなるアンテナ比対策回路とのうちのいずれか一方のみを設けてもよい。また、複数組のＮ型ウェルＮＷおよびＰ型ウェルＰＷに共通に１組のアンテナ比対策回路を設けてもよい。

[実施の形態１１]
図５６は、この発明の実施の形態１１によるＣＭＯＳ ＬＳＩの構成を示す図である。図５６において、このＣＭＯＳ ＬＳＩでは、半導体基板の表面に２つのＰ型ウェルＰＷが形成され、それらの間にＮ型ウェルＮＷが形成される。一方のＰ型ウェルＰＷとＮ型ウェルＮＷに、複数組の直列接続されたインバータ１１，１４と、第２のアンテナ比対策のＮチャネルＭＯＳトランジスタ１６が設けられる。また他方のＰ型ウェルＰＷとＮ型ウェルＮＷにも、複数組の直列接続されたインバータ１１，１４と、第２のアンテナ比対策のＮチャネルＭＯＳトランジスタ１６が設けられる。

インバータ１１は、図７（ａ）（ｂ）で示したアンテナ比対策用ダイオード付のインバータであり、インバータを構成するＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１と、アンテナ比対策用のダイオード２２，２３を含む。インバータ１４は、図１で示した通常のインバータであり、ＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳトランジスタ４を含む。

図５７は、１組のインバータ１１，１４のレイアウトを示す図である。図５７において、半導体基板の表面にＮ型ウェルＮＷとＰ型ウェルＰＷが隣接して形成される。Ｎ型ウェルＮＷとＰ型ウェルＰＷの境界線と直交する複数（図では７本）のゲート電極Ｇ１〜Ｇ７が所定のピッチで形成され、ゲート電極Ｇ２〜Ｇ７の中央部は共通接続される。Ｎ型ウェルＮＷの表面にゲート電極Ｇ１〜Ｇ７をマスクとしてＰ^＋型拡散層１００が形成され、Ｐ型ウェルＰＷの表面にゲート電極Ｇ１〜Ｇ７をマスクとしてＮ^＋型拡散層１０１が形成される。

ゲート電極Ｇ１とその両側のＰ^＋型拡散層１００とＮ型ウェルＮＷはＰチャネルＭＯＳトランジスタ２０を構成し、ゲート電極Ｇ１とその両側のＮ^＋型拡散層１０１とＰ型ウェルＰＷはＮチャネルＭＯＳトランジスタ２１を構成する。ゲート電極Ｇ２〜Ｇ７と各々の両側のＰ^＋型拡散層１００とＮ型ウェルＮＷはＰチャネルＭＯＳトランジスタ１を構成し、ゲート電極Ｇ２〜Ｇ７と各々の両側のＮ^＋型拡散層１０１とＰ型ウェルＰＷはＮチャネルＭＯＳトランジスタ４を構成する。

Ｐ^＋型拡散層１００のゲート電極Ｇ１側の端部に隣接してＰ^＋型拡散層１０２が形成され、Ｎ^＋型拡散層１０１のゲート電極Ｇ１側の端部に隣接してＮ^＋型拡散層１０３が形成される。Ｐ^＋型拡散層１０２はダイオード２２のアノードを構成し、Ｎ^＋型拡散層１０３はダイオード２３のカソードを構成する。Ｎ型ウェルＮＷは、ダイオード２２のカソードおよびＰチャネルＭＯＳトランジスタ１，２０のバックゲートを構成する。Ｐ型ウェルＰＷは、ダイオード２３のアノードおよびＮチャネルＭＯＳトランジスタ４，２１のバックゲートを構成する。

Ｎ型ウェルＮＷの上方にメタル配線ＭＬ１が形成され、Ｎ型ウェルＮＷはコンタクトホールＣＨを介してメタル配線ＭＬ１に接続され、メタル配線ＭＬ１は電源電圧ＶＤＤを受ける。Ｐ型ウェルＰＷの上方にメタル配線ＭＬ２が形成され、Ｐ型ウェルＰＷはコンタクトホールＣＨを介してメタル配線ＭＬ２に接続され、メタル配線ＭＬ２は接地電圧ＧＮＤを受ける。Ｎ型ウェルＮＷとＰ型ウェルＰＷの境界部の上方にメタル配線ＭＬ３〜ＭＬ５が形成される。

ダイオード２２のアノードであるＰ^＋型拡散層１０２はコンタクトホールＣＨを介してメタル配線ＭＬ３に接続され、ダイオード２３のカソードであるＮ^＋型拡散層１０３はコンタクトホールＣＨを介してメタル配線ＭＬ３に接続される。メタル配線ＭＬ３は、スルーホールＴＨを介してゲート電極Ｇ１に接続され、インバータ１１の入力ノードを構成する。メタル配線ＭＬ３に帯電した電荷は、ダイオード２２，２３を介してウェルＮＷ，ＰＷに放電される。

ＰチャネルＭＯＳトランジスタ２０のソースすなわちゲート電極Ｇ１の一方側のＰ^＋型拡散層１００は、コンタクトホールＣＨを介してメタル配線ＭＬ１に接続される。ＰチャネルＭＯＳトランジスタ２０のドレインすなわちゲート電極Ｇ１の他方側のＰ^＋型拡散層１００は、コンタクトホールＣＨを介してメタル配線ＭＬ４に接続される。

ＮチャネルＭＯＳトランジスタ２１のソースすなわちゲート電極Ｇ１の一方側のＮ^＋型拡散層１０１は、コンタクトホールＣＨを介してメタル配線ＭＬ２に接続される。ＮチャネルＭＯＳトランジスタ２１のドレインすなわちゲート電極Ｇ１の他方側のＮ^＋型拡散層１０１は、コンタクトホールＣＨを介してメタル配線ＭＬ４に接続される。メタル配線ＭＬ４は、スルーホールＴＨを介してゲート電極Ｇ２〜Ｇ７に接続され、インバータ１１の出力ノードおよびインバータ１４の入力ノードを構成する。

ＰチャネルＭＯＳトランジスタ１のソースすなわちゲート電極Ｇ１とＧ２，Ｇ３とＧ４，Ｇ５とＧ６の各間およびゲート電極Ｇ７の一方側のＰ^＋型拡散層１００は、コンタクトホールＣＨを介してメタル配線ＭＬ１に接続される。ＰチャネルＭＯＳトランジスタ１のドレインすなわちゲート電極Ｇ２とＧ３，Ｇ４とＧ５，Ｇ６とＧ７の各間のＰ^＋型拡散層１００は、コンタクトホールＣＨを介してメタル配線ＭＬ５に接続される。

ＮチャネルＭＯＳトランジスタ４のソースすなわちゲート電極Ｇ１とＧ２，Ｇ３とＧ４，Ｇ５とＧ６の各間およびゲート電極Ｇ７の一方側のＮ^＋型拡散層１０１は、コンタクトホールＣＨを介してメタル配線ＭＬ２に接続される。ＮチャネルＭＯＳトランジスタ４のドレインすなわちゲート電極Ｇ２とＧ３，Ｇ４とＧ５，Ｇ６とＧ７の各間のＮ^＋型拡散層１０１は、コンタクトホールＣＨを介してメタル配線ＭＬ５に接続される。メタル配線ＭＬ５は、インバータ１４の出力ノードを構成する。

図５８は、第２のアンテナ比対策のＮチャネルＭＯＳトランジスタ１６のレイアウトを示す図である。図５８において、半導体基板の表面にＮ型ウェルＮＷとＰ型ウェルＰＷが隣接して形成される。図５８のＮ型ウェルＮＷおよびＰ型ウェルＰＷは、それぞれ図５７のＮ型ウェルＮＷおよびＰ型ウェルＰＷに連続的に形成されている。Ｎ型ウェルＮＷとＰ型ウェルＰＷの境界線に沿ってＰ型ウェルＰＷの表面に複数（図では７本）のゲート電極Ｇ１１〜Ｇ１７が所定のピッチで形成され、ゲート電極Ｇ１１〜Ｇ１７の端部は共通接続される。Ｐ型ウェルＰＷの表面にゲート電極Ｇ１１〜Ｇ１７をマスクとしてＮ^＋型拡散層１０４が形成される。ゲート電極Ｇ１１〜Ｇ１７と各々の両側のＮ^＋型拡散層１０４とＰ型ウェルＰＷはＮチャネルＭＯＳトランジスタ１６を構成する。Ｐ型ウェルＰＷは、ＮチャネルＭＯＳトランジスタ１６のバックゲートを構成する。

Ｎ型ウェルＮＷの上方にメタル配線ＭＬ１が形成され、Ｎ型ウェルＮＷはコンタクトホールＣＨを介してメタル配線ＭＬ１に接続され、メタル配線ＭＬ１は電源電圧ＶＤＤを受ける。Ｐ型ウェルＰＷの上方にメタル配線ＭＬ２が形成され、Ｐ型ウェルＰＷはコンタクトホールＣＨを介してメタル配線ＭＬ２に接続され、メタル配線ＭＬ２は接地電圧ＧＮＤを受ける。図５８のメタル配線ＭＬ１，ＭＬ２は、それぞれ図５７のメタル配線ＭＬ１，ＭＬ２に連続的に接続されている。

ＮチャネルＭＯＳトランジスタ１６のソースすなわちゲート電極Ｇ１１の一方側およびゲート電極Ｇ１２とＧ１３，Ｇ１４とＧ１５，Ｇ１６とＧ１７の各間のＮ^＋型拡散層１０４は、コンタクトホールＣＨを介してメタル配線ＭＬ１に接続される。ＮチャネルＭＯＳトランジスタ１６のドレインすなわちゲート電極Ｇ１１とＧ１２，Ｇ１３とＧ１４，Ｇ１５とＧ１６の各間およびゲート電極Ｇ１７の一方側のＮ^＋型拡散層１０４は、コンタクトホールＣＨを介してメタル配線ＭＬ２に接続される。ゲート電極Ｇ１１〜Ｇ１７の端部は、スルーホールＴＨを介してメタル配線ＭＬ２に接続される。

プラズマプロセス中にウェルＮＷ，ＰＷが帯電してウェルＮＷ，ＰＷ間の電圧が所定の電圧を超えると、引き抜き用オフ・トランジスタであるＮチャネルＭＯＳトランジスタ１６がパンチスルーまたはブレイクダウンにより導通する。これにより、ウェルＮＷ，ＰＷ間の電圧が低くなり、ＭＯＳトランジスタ１，４，２０，２１のゲート酸化膜がダメージを受けることが防止される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるＣＭＯＳ ＬＳＩの構成を示す図である。 図１に示したダイオード２の構成を例示する断面図である。 図１に示したダイオード５の構成を例示する断面図である。 実施の形態１の変更例１を示す図である。 実施の形態１の変更例２を示す図である。 実施の形態１の変更例３を示す図である。 図６に示したアンテナ比対策用ダイオード付インバータの構成を示す図である。 図６に示したアンテナ比対策用ダイオード付ＮＡＮＤゲートの構成を示す図である。 図６に示したアンテナ比対策用ダイオード付ＮＯＲゲートの構成を示す図である。 実施の形態１の変更例４を示す図である。 この発明の実施の形態２によるＣＭＯＳ ＬＳＩの構成を示す図である。 実施の形態２の変更例１を示す図である。 実施の形態２の変更例１を示す他の図である。 実施の形態２の変更例２を示す図である。 実施の形態２の変更例３を示す図である。 実施の形態２の変更例４を示す図である。 図１６に示したアンテナ比対策用ダイオード付インバータの構成を示す図である。 図１６に示したアンテナ比対策用ダイオード付ＮＡＮＤゲートの構成を示す図である。 図１６に示したアンテナ比対策用ダイオード付ＮＯＲゲートの構成を示す図である。 実施の形態２の変更例５を示す図である。 この発明の実施の形態３によるＣＭＯＳ ＬＳＩの構成を示す図である。 実施の形態３の変更例１を示す図である。 実施の形態３の変更例２を示す図である。 実施の形態３の変更例３を示す図である。 図２４に示したアンテナ比対策用ダイオード付インバータの構成を示す図である。 図２４に示したアンテナ比対策用ダイオード付ＮＡＮＤゲートの構成を示す図である。 図２４に示したアンテナ比対策用ダイオード付ＮＯＲゲートの構成を示す図である。 実施の形態３の変更例４を示す図である。 この発明の実施の形態４によるＣＭＯＳ ＬＳＩの構成を示す図である。 この発明の実施の形態５によるＣＭＯＳ ＬＳＩの構成を示す図である。 図３０に示したＭＯＳトランジスタおよびダイオードからなるアンテナ比対策回路の構成を例示する断面図である。 図３０に示したＭＯＳトランジスタおよびダイオードからなるアンテナ比対策回路の動作を説明するための図である。 実施の形態５の変更例１を示す図である。 図３３に示したアンテナ比対策回路付インバータの構成を示す図である。 図３３に示したアンテナ比対策回路付ＮＡＮＤゲートの構成を示す図である。 図３３に示したアンテナ比対策回路付ＮＯＲゲートの構成を示す図である。 この発明の実施の形態６によるＣＭＯＳ ＬＳＩの構成を示す図である。 実施の形態６の変更例１を示す図である。 図３８に示したアンテナ比対策回路付インバータの構成を示す図である。 図３８に示したアンテナ比対策回路付ＮＡＮＤゲートの構成を示す図である。 図３８に示したアンテナ比対策回路付ＮＯＲゲートの構成を示す図である。 この発明の実施の形態７によるＣＭＯＳ ＬＳＩの構成を示す図である。 実施の形態７の変更例１を示す図である。 図４３に示したアンテナ比対策回路付インバータの構成を示す図である。 図４３に示したアンテナ比対策回路付ＮＡＮＤゲートの構成を示す図である。 図４３に示したアンテナ比対策回路付ＮＯＲゲートの構成を示す図である。 この発明の実施の形態８によるＣＭＯＳ ＬＳＩの構成を示す図である。 実施の形態８の変更例１を示す図である。 図４８に示したアンテナ比対策回路付インバータの構成を示す図である。 図４８に示したアンテナ比対策回路付ＮＡＮＤゲートの構成を示す図である。 図４８に示したアンテナ比対策回路付ＮＯＲゲートの構成を示す図である。 この発明の実施の形態９によるＣＭＯＳ ＬＳＩの構成を示す図である。 実施の形態９の変更例１を示す図である。 実施の形態９の変更例２を示す図である。 この発明の実施の形態１０によるＣＭＯＳ ＬＳＩの構成を示す図である。 この発明の実施の形態１１によるＣＭＯＳ ＬＳＩの構成を示す図である。 図５６に示したインバータのレイアウトを示す図である。 図５６に示したＮチャネルＭＯＳトランジスタのレイアウトを示す図である。

符号の説明

１，３，２０，３０，３１，４０，４１，５０，５５，６０，８２，９５ ＰチャネルＭＯＳトランジスタ、２，５，２２，２３，３４〜３７，４４〜４７，８３，８６ ダイオード、４，６，１６，２１，３２，３３，４２，４３，５１，５６，６１，８５，９６ ＮチャネルＭＯＳトランジスタ、ＮＷ Ｎ型ウェル、ＰＷ Ｐ型ウェル、ＭＬ メタル配線、１０，１３，７０，７５ ＮＯＲゲート、１１，１４，７１，７４ インバータ、１２，１３，７２，７３ ＮＡＮＤゲート、８１，８４，８７〜９４ アンテナ比対策回路、１００，１０２ Ｐ^＋型拡散層、１０１，１０３，１０４ Ｎ^＋型拡散層、ＣＨ コンタクトホール、ＴＨ スルーホール。

Claims (27)

1. 半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、
   前記半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、
   前記第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、前記第２のウェルの表面に形成され、そのゲートが前記第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、
   前記第１のウェルの表面に形成され、前記第１および第２のトランジスタのゲートと前記第１のウェルとの間に接続された第１のダイオード、
   前記第２のウェルの表面に形成され、前記第２のウェルと前記第１および第２のトランジスタのゲートとの間に接続された第２のダイオード、および
   前記第１および第２のウェルの間に接続され、前記第１および第２のウェル間の電圧が予め定められた電圧を超えたことに応じて導通するスイッチング素子を備える、半導体装置。
2. 前記スイッチング素子は、前記第１のウェルの表面に形成され、そのゲートおよび第１の電極が前記第１のウェルに接続され、その第２の電極が前記第２のウェルに接続されたた第２の導電形式の第３のトランジスタを含む、請求項１に記載の半導体装置。
3. 前記スイッチング素子は、さらに、前記第１のウェルの表面に形成され、前記第１のウェルと前記第３のトランジスタの第１の電極との間に介挿された第３のダイオードを含む、請求項２に記載の半導体装置。
4. 前記スイッチング素子は、前記第２のウェルの表面に形成され、そのゲートおよび第１の電極が前記第２のウェルに接続され、その第２の電極が前記第１のウェルに接続されたた第１の導電形式の第４のトランジスタを含む、請求項１から請求項３までのいずれかに記載の半導体装置。
5. 前記スイッチング素子は、さらに、前記第２のウェルの表面に形成され、前記第４のトランジスタの第１の電極と前記第２のウェルとの間に介挿された第４のダイオードを含む、請求項４に記載の半導体装置。
6. 前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、
   前記第１のトランジスタの第１の電極およびバックゲートは前記第１のウェルに接続され、前記第２のトランジスタの第１の電極およびバックゲートは前記第２のウェルに接続される、請求項１から請求項５までのいずれかに記載の半導体装置。
7. 前記第１のトランジスタの第１の電極は電源電圧を受け、そのバックゲートは前記第１のウェルに接続され、
   前記第２のトランジスタの第１の電極は接地電圧を受け、そのバックゲートは前記第２のウェルに接続され、
   前記第１の電圧は前記電源電圧よりも高い第１の基板電圧であり、前記第２の電圧は前記接地電圧よりも低い第２の基板電圧である、請求項１から請求項５までのいずれかに記載の半導体装置。
8. 前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、
   前記第１のトランジスタの第１の電極は前記電源電圧よりも低い擬似電源電圧を受け、そのバックゲートは前記第１のウェルに接続され、
   前記第２のトランジスタの第１の電極は前記接地電圧よりも高い擬似接地電圧を受け、そのバックゲートは前記第２のウェルに接続される、請求項１から請求項５までのいずれかに記載の半導体装置。
9. 前記第１の電圧は電源電圧よりも低い擬似電源電圧であり、
   前記第２の電圧は接地電圧よりも高い擬似接地電圧であり、
   前記第１のトランジスタの第１の電極およびバックゲートは前記第１のウェルに接続され、前記第２のトランジスタの第１の電極およびバックゲートは前記第２のウェルに接続される、請求項１から請求項５までのいずれかに記載の半導体装置。
10. 前記論理回路、前記第１のダイオードおよび前記第２のダイオードは複数組設けられている、請求項１から請求項９までのいずれかに記載の半導体装置。
11. 複数組の第１および第２のウェルを備え、
    複数の第１のウェルの間は互いに導通し、
    複数の第２のウェルの間は互いに導通し、
    前記スイッチング素子は、前記複数の第１のウェルのうちのいずれか１つの第１のウェルと前記複数の第２のウェルのうちのいずれか１つの第２のウェルとの間に接続されている、請求項１から請求項１０までのいずれかに記載の半導体装置。
12. 半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、
    前記半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、
    前記第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、前記第２のウェルの表面に形成され、そのゲートが前記第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、
    前記第１のウェルの表面に形成され、その第１の電極が前記第１および第２のトランジスタのゲートに接続され、そのゲートが前記第１の電圧以下の第３の電圧を受け、そのバックゲートが前記第１のウェルに接続され、その第２の電極が前記第２のウェルに接続された第３のトランジスタ、
    前記第１のウェルの表面に形成され、前記第３のトランジスタの第１の電極とバックゲートとの間に接続された第１のダイオード、
    前記第２のウェルの表面に形成され、その第１の電極が前記第１および第２のトランジスタのゲートに接続され、そのゲートが前記第２の電圧以上の第４の電圧を受け、そのバックゲートが前記第２のウェルに接続され、その第２の電極が前記第１のウェルに接続された第４のトランジスタ、および
    前記第２のウェルの表面に形成され、前記第４のトランジスタのバックゲートと第２の電極との間に接続された第２のダイオードを備える、半導体装置。
13. 前記第１および第３の電圧は電源電圧であり、前記第２および第４の電圧は接地電圧であり、
    前記第１のトランジスタの第１の電極およびバックゲートは前記第１のウェルに接続され、前記第２のトランジスタの第１の電極およびバックゲートは前記第２のウェルに接続される、請求項１２に記載の半導体装置。
14. 前記第１のトランジスタの第１の電極は電源電圧を受け、そのバックゲートは前記第１のウェルに接続され、
    前記第２のトランジスタの第１の電極は接地電圧を受け、そのバックゲートは前記第２のウェルに接続され、
    前記第１の電圧は前記電源電圧よりも高い第１の基板電圧であり、前記第２の電圧は前記接地電圧よりも低い第２の基板電圧であり、前記第３の電圧は前記電源電圧であり、前記第４の電圧は前記接地電圧である、請求項１２に記載の半導体装置。
15. 前記第１および第３の電圧は電源電圧であり、前記第２および第４の電圧は接地電圧であり、
    前記第１のトランジスタの第１の電極は前記電源電圧よりも低い擬似電源電圧を受け、そのバックゲートは前記第１のウェルに接続され、
    前記第２のトランジスタの第１の電極は前記接地電圧よりも高い擬似接地電圧を受け、そのバックゲートは前記第２のウェルに接続される、請求項１２に記載の半導体装置。
16. 前記第１および第３の電圧は電源電圧よりも低い擬似電源電圧であり、
    前記第２および第４の電圧は接地電圧よりも高い擬似接地電圧であり、
    前記第１のトランジスタの第１の電極およびバックゲートは前記第１のウェルに接続され、前記第２のトランジスタの第１の電極およびバックゲートは前記第２のウェルに接続される、請求項１２に記載の半導体装置。
17. 前記論理回路、前記第３のトランジスタ、前記第１のダイオード、前記第４のトランジスタおよび前記第２のダイオードは複数組設けられている、請求項１２から請求項１６までのいずれかに記載の半導体装置。
18. 半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、
    前記半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、
    前記半導体基板の表面に形成され、前記第１の電圧を受ける第１の導電形式の第３のウェル、
    前記第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、前記第２のウェルの表面に形成され、そのゲートが前記第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、
    前記第１のウェルの表面に形成され、前記第１および第２のトランジスタのゲートと前記第１のウェルとの間に接続された第１のダイオード、
    前記第２のウェルの表面に形成され、前記第２のウェルと前記第１および第２のトランジスタのゲートとの間に接続された第２のダイオード、
    前記第３のウェルの表面に形成され、その第１の電極が前記第１のウェルに接続され、そのゲートおよびバックゲートが前記第３のウェルに接続され、その第２の電極が前記第２のウェルに接続された第３のトランジスタ、および
    前記第３のウェルの表面に形成され、前記第３のトランジスタの第１の電極とバックゲートとの間に接続された第３のダイオードを備える、半導体装置。
19. さらに、前記半導体基板の表面に形成され、前記第２の電圧を受ける第２の導電形式の第４のウェル、
    前記第４のウェルの表面に形成され、その第１の電極が前記第１のウェルに接続され、そのゲートおよびバックゲートが前記第４のウェルに接続され、その第２の電極が前記第２のウェルに接続された第４のトランジスタ、および
    前記第４のウェルの表面に形成され、前記第３のトランジスタのバックゲートと第２の電極との間に接続された第４のダイオードを備える、請求項１８に記載の半導体装置。
20. 半導体基板の表面に形成され、第１の電圧を受ける第１の導電形式の第１のウェル、
    前記半導体基板の表面に形成され、第２の電圧を受ける第２の導電形式の第２のウェル、
    前記半導体基板の表面に形成され、前記第２の電圧を受ける第２の導電形式の第３のウェル、
    前記第１のウェルの表面に形成され、そのゲートが入力信号を受ける第２の導電形式の第１のトランジスタと、前記第２のウェルの表面に形成され、そのゲートが前記第１のトランジスタのゲートに接続された第１の導電形式の第２のトランジスタとを含む論理回路、
    前記第１のウェルの表面に形成され、前記第１および第２のトランジスタのゲートと前記第１のウェルとの間に接続された第１のダイオード、
    前記第２のウェルの表面に形成され、前記第２のウェルと前記第１および第２のトランジスタのゲートとの間に接続された第２のダイオード、
    前記第３のウェルの表面に形成され、その第１の電極が前記第１のウェルに接続され、そのゲートおよびバックゲートが前記第３のウェルに接続され、その第２の電極が前記第２のウェルに接続された第３のトランジスタ、および
    前記第３のウェルの表面に形成され、前記第３のトランジスタのバックゲートと第２の電極との間に接続された第３のダイオードを備える、半導体装置。
21. 前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、
    前記第１のトランジスタの第１の電極およびバックゲートは前記第１のウェルに接続され、前記第２のトランジスタの第１の電極およびバックゲートは前記第２のウェルに接続される、請求項１８から請求項２０までのいずれかに記載の半導体装置。
22. 前記第１のトランジスタの第１の電極は電源電圧を受け、そのバックゲートは前記第１のウェルに接続され、
    前記第２のトランジスタの第１の電極は接地電圧を受け、そのバックゲートは前記第２のウェルに接続され、
    前記第１の電圧は前記電源電圧よりも高い第１の基板電圧であり、前記第２の電圧は前記接地電圧よりも低い第２の基板電圧である、請求項１８から請求項２０までのいずれかに記載の半導体装置。
23. 前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、
    前記第１のトランジスタの第１の電極は前記電源電圧よりも低い擬似電源電圧を受け、そのバックゲートは前記第１のウェルに接続され、
    前記第２のトランジスタの第１の電極は前記接地電圧よりも高い擬似接地電圧を受け、そのバックゲートは前記第２のウェルに接続される、請求項１８から請求項２０までのいずれかに記載の半導体装置。
24. 前記第１の電圧は電源電圧よりも低い擬似電源電圧であり、
    前記第２の電圧は接地電圧よりも高い擬似接地電圧であり、
    前記第１のトランジスタの第１の電極およびバックゲートは前記第１のウェルに接続され、前記第２のトランジスタの第１の電極およびバックゲートは前記第２のウェルに接続される、請求項１８から請求項２０までのいずれかに記載の半導体装置。
25. 前記第１および第２のウェルと前記第３のウェルとは、メタル層を積層するまでは電気的に分離されている、請求項１８から請求項２４までのいずれかに記載の半導体装置。
26. 前記第３のウェルは、前記第１および第２のウェルよりも上層のメタル配線に接続されている、請求項１８から請求項２５までのいずれかに記載の半導体装置。
27. 前記論理回路、前記第１のダイオードおよび前記第２のダイオードは複数組設けられている、請求項１８から請求項２６までのいずれかに記載の半導体装置。

Images