JP2819950B2 - 出力回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴを用いた出
力回路に係わり、特にスリーステートの出力回路に関す
る。
力回路に係わり、特にスリーステートの出力回路に関す
る。
【０００２】
【従来の技術】近年の微細加工技術の進展に伴い、ＭＯ
ＳＦＥＴの信頼性確保のため、半導体デバイスの電源電
圧の低電圧化が進んでいる。反面、半導体デバイス開発
時期の違いにより、電源電圧の異なるチップを用いてシ
ステムを構成する状況が増えつつある。
ＳＦＥＴの信頼性確保のため、半導体デバイスの電源電
圧の低電圧化が進んでいる。反面、半導体デバイス開発
時期の違いにより、電源電圧の異なるチップを用いてシ
ステムを構成する状況が増えつつある。
【０００３】従来のＣＭＯＳ構成の出力回路は、図５
（ａ）に示すように、Ｐ型基板５０６の表面に設けられ
たＰ型ウェル５０５の表面にＮ型不純物拡散層５０４を
ソース・ドレインとして形成し、さらにシリコン酸化膜
からなるゲート絶縁膜を介してポリシリコンのゲート電
極５０３を設けてエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴとし、またＮウェル５０１の表面にＰ型不純物拡
散層５０２をソース・ドレインとして形成し、さらにシ
リコン酸化膜からなるゲート絶縁膜を介してポリシリコ
ンのゲート電極５０３を設けてエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴとし、アルミニウムを主成分とする
金属配線５０７で、ＮチャネルＭＯＳＦＥＴのソースと
Ｐ型ウェル５０５を接続するとともに０ボルトを供給す
る電源端子ＶＳＳと接続し、同様に金属配線５０７でＮ
チャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦ
ＥＴのドレインを接続するとともに出力端子Ｔと接続
し、また金属配線５０７でＰチャネルＯＭＳＦＥＴのソ
ースとＮ型ウェル５０１を接続するとともに電源端子Ｖ
ＤＤと接続した構成となっている。
（ａ）に示すように、Ｐ型基板５０６の表面に設けられ
たＰ型ウェル５０５の表面にＮ型不純物拡散層５０４を
ソース・ドレインとして形成し、さらにシリコン酸化膜
からなるゲート絶縁膜を介してポリシリコンのゲート電
極５０３を設けてエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴとし、またＮウェル５０１の表面にＰ型不純物拡
散層５０２をソース・ドレインとして形成し、さらにシ
リコン酸化膜からなるゲート絶縁膜を介してポリシリコ
ンのゲート電極５０３を設けてエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴとし、アルミニウムを主成分とする
金属配線５０７で、ＮチャネルＭＯＳＦＥＴのソースと
Ｐ型ウェル５０５を接続するとともに０ボルトを供給す
る電源端子ＶＳＳと接続し、同様に金属配線５０７でＮ
チャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦ
ＥＴのドレインを接続するとともに出力端子Ｔと接続
し、また金属配線５０７でＰチャネルＯＭＳＦＥＴのソ
ースとＮ型ウェル５０１を接続するとともに電源端子Ｖ
ＤＤと接続した構成となっている。
【０００４】ＮチャネルＭＯＳＦＥＴのゲート電極端子
ＡおよびＰチャネルＭＯＳＦＥＴのゲート電極端子Ｂに
は、この出力回路を含む集積回路の演算結果によりＰチ
ャネルＭＯＳＦＥＴを導通させて出力端子Ｔにおける出
力をハイレベルとする、あるいはＮチャネルＭＯＳＦＥ
Ｔを導通させて出力端子Ｔにおける出力をローレベルと
する、あるいはＮチャネルＭＯＳＦＥＴＭＯＳＦＥＴと
ＰチャネルＭＯＳＦＥＴのいずれも非導通にして出力端
子Ｔにおける出力をハイインピーダンスにする、のスリ
ーステートを実現できるようにそれぞれに制御信号が入
力される。
ＡおよびＰチャネルＭＯＳＦＥＴのゲート電極端子Ｂに
は、この出力回路を含む集積回路の演算結果によりＰチ
ャネルＭＯＳＦＥＴを導通させて出力端子Ｔにおける出
力をハイレベルとする、あるいはＮチャネルＭＯＳＦＥ
Ｔを導通させて出力端子Ｔにおける出力をローレベルと
する、あるいはＮチャネルＭＯＳＦＥＴＭＯＳＦＥＴと
ＰチャネルＭＯＳＦＥＴのいずれも非導通にして出力端
子Ｔにおける出力をハイインピーダンスにする、のスリ
ーステートを実現できるようにそれぞれに制御信号が入
力される。
【０００５】マイクロコンピュータなどを用いたシステ
ムでは、プリント基板上に配置された複数の集積回路が
バス配線を共用して互いに信号を相互伝達するため、そ
れぞれの集積回路は出力をバス配線から切り離す機能を
必要とし、出力端子をハイインピーダンスにできるステ
ーステート出力回路が通常用いられる。
ムでは、プリント基板上に配置された複数の集積回路が
バス配線を共用して互いに信号を相互伝達するため、そ
れぞれの集積回路は出力をバス配線から切り離す機能を
必要とし、出力端子をハイインピーダンスにできるステ
ーステート出力回路が通常用いられる。
【０００６】
【発明が解決しようとする課題】この従来の出力回路に
おいては、電源ＶＤＤの電圧がバス配線を共用する他の
集積回路の出力のハイレベルより小さい場合に、出力回
路がハイインピーダンス状態になように端子Ａおよび端
子Ｂの信号を与えても出力端子ＴからＶＤＤ端子に電流
が流れてしまい、消費電力が急増してしまうという問題
点があった。
おいては、電源ＶＤＤの電圧がバス配線を共用する他の
集積回路の出力のハイレベルより小さい場合に、出力回
路がハイインピーダンス状態になように端子Ａおよび端
子Ｂの信号を与えても出力端子ＴからＶＤＤ端子に電流
が流れてしまい、消費電力が急増してしまうという問題
点があった。
【０００７】図５（ｂ）を参照して上記の問題点につい
て詳述する。半導体チップ１は従来の出力回路を含む集
積回路の出力部で、既に図５（ａ）を用いて説明したエ
ンハンスメント型ＰチャネルＭＯＳＦＥＴ６０１とエン
ハンスメント型ＮチャネルＭＯＳＦＥＴ６０４からなる
出力回路とこれらのゲートを制御するためのＣＭＯＳ２
入力ＮＡＮＤ回路６０５とＣＭＯＳ２入力ＮＯＲ回路６
０６を含んでいる。端子ＣＴにはチップ選択時にハイレ
ベルとなる信号が与えられ、端子ＣＢにはＣＴの反転信
号が与えられる。すなわち、ＣＴがハイレベルで入力Ｉ
がローレベルの時は、Ｂ点はハイレベルとなりＰチャネ
ルＭＯＳＦＥＴ６０１は非導通で、一方Ａ点もハイレベ
ルとなるのでＮチャネルＭＯＳＦＥＴ６０４は導通とな
り、結果としては出力端子Ｔはローレベルの第１の状態
となり、ＣＴがハイレベルで入力Ｉもハイレベルの時は
Ｂ点及びＡ点はいずれもローレベルとなり、Ｐチャネル
ＭＯＳＦＥＴ６０１が導通し、ＮチャネルＭＯＳＦＥＴ
６０４が非導通となり出力端子はハイレベルの第２の状
態となる。さらにチップ選択端子ＣＴがローレベルの時
には、入力Ｉがいずれのレベルであっても、Ａ点はロー
レベル、Ｂ点はハイレベルとなりＰチャネルＭＯＳＦＥ
Ｔ６０１とＮチャネルＭＯＳＦＥＴ６０４はいずれも非
導通となり出力端子Ｔはハイインピーダンスとなること
が期待される。
て詳述する。半導体チップ１は従来の出力回路を含む集
積回路の出力部で、既に図５（ａ）を用いて説明したエ
ンハンスメント型ＰチャネルＭＯＳＦＥＴ６０１とエン
ハンスメント型ＮチャネルＭＯＳＦＥＴ６０４からなる
出力回路とこれらのゲートを制御するためのＣＭＯＳ２
入力ＮＡＮＤ回路６０５とＣＭＯＳ２入力ＮＯＲ回路６
０６を含んでいる。端子ＣＴにはチップ選択時にハイレ
ベルとなる信号が与えられ、端子ＣＢにはＣＴの反転信
号が与えられる。すなわち、ＣＴがハイレベルで入力Ｉ
がローレベルの時は、Ｂ点はハイレベルとなりＰチャネ
ルＭＯＳＦＥＴ６０１は非導通で、一方Ａ点もハイレベ
ルとなるのでＮチャネルＭＯＳＦＥＴ６０４は導通とな
り、結果としては出力端子Ｔはローレベルの第１の状態
となり、ＣＴがハイレベルで入力Ｉもハイレベルの時は
Ｂ点及びＡ点はいずれもローレベルとなり、Ｐチャネル
ＭＯＳＦＥＴ６０１が導通し、ＮチャネルＭＯＳＦＥＴ
６０４が非導通となり出力端子はハイレベルの第２の状
態となる。さらにチップ選択端子ＣＴがローレベルの時
には、入力Ｉがいずれのレベルであっても、Ａ点はロー
レベル、Ｂ点はハイレベルとなりＰチャネルＭＯＳＦＥ
Ｔ６０１とＮチャネルＭＯＳＦＥＴ６０４はいずれも非
導通となり出力端子Ｔはハイインピーダンスとなること
が期待される。
【０００８】しかしながら、出力端子Ｔがバス配線６０
８を介して、半導体チップ１の電源ＶＤＤ（例えば３ボ
ルト）より高い電源電圧（例えば５ボルト）を使用する
半導体チップ２の出力回路と接続され、半導体チップ２
のＰチャネルＭＯＳＦＥＴ６０１及びＮチャネルＭＯＳ
ＦＥＴ６０４のゲートにそれぞれローレベルの信号が印
加された場合には、半導体チップ１のＣＴをローレベル
（ＣＢはハイレベル）にして半導体チップ１の出力端子
Ｔをハイインピーダンスの状態になるように設定して
も、半導体チップ２の５ボルトの電源から導通状態のＰ
チャネルＭＯＳＦＥＴ６０１，バス配線６０８，半導体
チップ１のＰチャネルＭＯＳＦＥＴ６０１のドレインと
Ｎウェル（図５（ａ）のＰ型不純物拡散層５０２とＮ型
ウエル５０１）の間の寄生Ｐ−Ｎダイオード６０９を通
じて電源ＶＤＤ（３ボルト）に電流が流れ、またこの半
導体チップ１のＰチャネルＭＯＳＦＥＴ６０１もゲート
・ドレイン間にしきい値以上の電圧が印加されるので導
通してしまうため、消費電力が急増してしまうという問
題点があった。
８を介して、半導体チップ１の電源ＶＤＤ（例えば３ボ
ルト）より高い電源電圧（例えば５ボルト）を使用する
半導体チップ２の出力回路と接続され、半導体チップ２
のＰチャネルＭＯＳＦＥＴ６０１及びＮチャネルＭＯＳ
ＦＥＴ６０４のゲートにそれぞれローレベルの信号が印
加された場合には、半導体チップ１のＣＴをローレベル
（ＣＢはハイレベル）にして半導体チップ１の出力端子
Ｔをハイインピーダンスの状態になるように設定して
も、半導体チップ２の５ボルトの電源から導通状態のＰ
チャネルＭＯＳＦＥＴ６０１，バス配線６０８，半導体
チップ１のＰチャネルＭＯＳＦＥＴ６０１のドレインと
Ｎウェル（図５（ａ）のＰ型不純物拡散層５０２とＮ型
ウエル５０１）の間の寄生Ｐ−Ｎダイオード６０９を通
じて電源ＶＤＤ（３ボルト）に電流が流れ、またこの半
導体チップ１のＰチャネルＭＯＳＦＥＴ６０１もゲート
・ドレイン間にしきい値以上の電圧が印加されるので導
通してしまうため、消費電力が急増してしまうという問
題点があった。
【０００９】今後の素子寸法の微細化に伴う電界の増大
とこれによる信頼性の低下を防止するために、電源電圧
の低下は必要不可欠であり、開発時期の異なる集積回路
は使用電源電圧も異なる場合が増大するため、上記の問
題点は深刻になりつつある。
とこれによる信頼性の低下を防止するために、電源電圧
の低下は必要不可欠であり、開発時期の異なる集積回路
は使用電源電圧も異なる場合が増大するため、上記の問
題点は深刻になりつつある。
【００１０】
【課題を解決するための手段】本発明の特徴は、第１の
電源と第２の電源の間にエンハンスメント型Ｐチャネル
ＭＯＳＦＥＴとディプリーション型ＮチャネルＭＯＳＦ
ＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴを前
記の順序で直列接続した回路を設け、ディプリーション
型ＮチャネルＭＯＳＦＥＴとエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴの接続点を出力端子と接続し、エンハ
ンスメント型ＰチャネルＭＯＳＦＥＴのゲートに第１の
入力信号を供給し、エンハンスメント型ＮチャネルＭＯ
ＳＦＥＴのゲートに第２の入力信号を供給し、かつ、第
１の入力信号と第２の入力信号がいずれもハイレベルの
第１の状態と、いずれもローレベルの第２の状態と、第
１の入力信号がハイレベルで第２の入力信号がローレベ
ルの第３の状態とを有する出力回路にある。
電源と第２の電源の間にエンハンスメント型Ｐチャネル
ＭＯＳＦＥＴとディプリーション型ＮチャネルＭＯＳＦ
ＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴを前
記の順序で直列接続した回路を設け、ディプリーション
型ＮチャネルＭＯＳＦＥＴとエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴの接続点を出力端子と接続し、エンハ
ンスメント型ＰチャネルＭＯＳＦＥＴのゲートに第１の
入力信号を供給し、エンハンスメント型ＮチャネルＭＯ
ＳＦＥＴのゲートに第２の入力信号を供給し、かつ、第
１の入力信号と第２の入力信号がいずれもハイレベルの
第１の状態と、いずれもローレベルの第２の状態と、第
１の入力信号がハイレベルで第２の入力信号がローレベ
ルの第３の状態とを有する出力回路にある。
【００１１】本発明の他の特徴は、第１の電源と第２の
電源の間に、エンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔとディプリーション型ＮチャネルＭＯＳＦＥＴと第１
のエンハンスメント型ＮチャネルＭＯＳＦＥＴと第２の
エンハンスメント型ＮチャネルＭＯＳＦＥＴを前記の順
序で直列接続した回路を設け、前記ディプリーション型
ＮチャネルＭＯＳＦＥＴを前記第１のエンハンスメント
型ＮチャネルＭＯＳＦＥＴの接続点を出力端子と接続
し、前記エンハンスメント型ＰチャネルＭＯＳＦＥＴの
ゲートに第１の入力信号を供給し、前記第１のエンハン
スメント型ＮチャネルＭＯＳＦＥＴのゲートを第１の電
源に接続し、前記第２のエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴのゲートに第２の入力信号を供給し、か
つ、前記第１の入力信号と前記第２の入力信号がいずれ
もハイレベルの第１の状態と、いずれもローレベルの第
２の状態と、第１の入力信号がハイレベルで第２の入力
信号がローレベルの第３の状態とを有する出力回路にあ
る。
電源の間に、エンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔとディプリーション型ＮチャネルＭＯＳＦＥＴと第１
のエンハンスメント型ＮチャネルＭＯＳＦＥＴと第２の
エンハンスメント型ＮチャネルＭＯＳＦＥＴを前記の順
序で直列接続した回路を設け、前記ディプリーション型
ＮチャネルＭＯＳＦＥＴを前記第１のエンハンスメント
型ＮチャネルＭＯＳＦＥＴの接続点を出力端子と接続
し、前記エンハンスメント型ＰチャネルＭＯＳＦＥＴの
ゲートに第１の入力信号を供給し、前記第１のエンハン
スメント型ＮチャネルＭＯＳＦＥＴのゲートを第１の電
源に接続し、前記第２のエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴのゲートに第２の入力信号を供給し、か
つ、前記第１の入力信号と前記第２の入力信号がいずれ
もハイレベルの第１の状態と、いずれもローレベルの第
２の状態と、第１の入力信号がハイレベルで第２の入力
信号がローレベルの第３の状態とを有する出力回路にあ
る。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１の実施例の回路図であ
る。第１の電源であることろのＶＤＤ（例えば３ボル
ト）と第２の電源であるところのＶＳＳ（通常０ボル
ト）の両端子の間にエンハンスメント型ＰチャネルＭＯ
ＳＦＥＴ１０１とディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０２ａとエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴ１０３の直列回路が設置され、ディプリーション
型ＮチャネルＭＯＳＦＥＴ１０２ａとエンハンスメント
型ＮチャネルＭＯＳＦＥＴ１０３の接続点が出力端子Ｔ
に接続されている。
る。図１（ａ）は本発明の第１の実施例の回路図であ
る。第１の電源であることろのＶＤＤ（例えば３ボル
ト）と第２の電源であるところのＶＳＳ（通常０ボル
ト）の両端子の間にエンハンスメント型ＰチャネルＭＯ
ＳＦＥＴ１０１とディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０２ａとエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴ１０３の直列回路が設置され、ディプリーション
型ＮチャネルＭＯＳＦＥＴ１０２ａとエンハンスメント
型ＮチャネルＭＯＳＦＥＴ１０３の接続点が出力端子Ｔ
に接続されている。
【００１３】エンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔ１０１のゲートにはチップ選択信号端子ＣＴとデータ
入力信号端子Ｉの信号を入力するＣＭＯＳ２入力ＮＡＮ
Ｄ回路１０４の出力が接続され、同様にエンハンスメン
ト型ＮチャネルＭＯＳＦＥＴ１０３のゲートにはＣＴに
供給される信号の反転信号が供給される信号端子ＣＢと
データ入力信号端子Ｉの信号を入力とするＣＭＯＳ２入
力ＮＯＲ回路１０５の出力が接続されている。また、デ
ィプリーション型ＮチャネルＭＯＳＦＥＴ１０２ａのゲ
ートはこのディプリーション型ＮチャネルＭＯＳＦＥＴ
１０２ａとエンハンスメント型ＰチャネルＭＯＳＦＥＴ
１０１の接続点と接続されている。
Ｔ１０１のゲートにはチップ選択信号端子ＣＴとデータ
入力信号端子Ｉの信号を入力するＣＭＯＳ２入力ＮＡＮ
Ｄ回路１０４の出力が接続され、同様にエンハンスメン
ト型ＮチャネルＭＯＳＦＥＴ１０３のゲートにはＣＴに
供給される信号の反転信号が供給される信号端子ＣＢと
データ入力信号端子Ｉの信号を入力とするＣＭＯＳ２入
力ＮＯＲ回路１０５の出力が接続されている。また、デ
ィプリーション型ＮチャネルＭＯＳＦＥＴ１０２ａのゲ
ートはこのディプリーション型ＮチャネルＭＯＳＦＥＴ
１０２ａとエンハンスメント型ＰチャネルＭＯＳＦＥＴ
１０１の接続点と接続されている。
【００１４】チップ選択信号端子ＣＴへの入力信号がハ
イレベル、即ち端子ＣＢへの入力がローレベルの時に
は、データ入力端子Ｉへの入力信号がハイレベルの第１
の状態においては、エンハンスメント型ＰチャネルＭＯ
ＳＦＥＴ１０１のゲート電位およびエンハンスメント型
ＮチャネルＭＯＳＦＥＴ１０３のゲート電位はいずれも
ローレベルとなり、ディプリーション型ＮチャネルＭＯ
ＳＦＥＴ１０２ａは導通しているので出力端子Ｔの電位
はハイレベルとなり、データ入力端子Ｉへの入力信号が
ローレベルの第２の状態においては、エンハンスメント
型ＰチャネルＭＯＳＦＥＴ１０１のゲートの電位および
エンハンスメント型ＮチャネルＭＯＳＦＥＴ１０３ゲー
トの電位はいずれもハイレベルとなるので出力端子Ｔの
電位はローレベルとなることは図５の場合と同一であ
る。
イレベル、即ち端子ＣＢへの入力がローレベルの時に
は、データ入力端子Ｉへの入力信号がハイレベルの第１
の状態においては、エンハンスメント型ＰチャネルＭＯ
ＳＦＥＴ１０１のゲート電位およびエンハンスメント型
ＮチャネルＭＯＳＦＥＴ１０３のゲート電位はいずれも
ローレベルとなり、ディプリーション型ＮチャネルＭＯ
ＳＦＥＴ１０２ａは導通しているので出力端子Ｔの電位
はハイレベルとなり、データ入力端子Ｉへの入力信号が
ローレベルの第２の状態においては、エンハンスメント
型ＰチャネルＭＯＳＦＥＴ１０１のゲートの電位および
エンハンスメント型ＮチャネルＭＯＳＦＥＴ１０３ゲー
トの電位はいずれもハイレベルとなるので出力端子Ｔの
電位はローレベルとなることは図５の場合と同一であ
る。
【００１５】チップ選択信号端子ＣＴへの入力信号がロ
ーレベル、即ち端子ＣＢへの入力がハイレベルの時に
は、データ入力端子Ｉへの入力信号のレベルにかかわら
ずエンハンスメント型ＰチャネルＭＯＳＦＥＴ１０１の
ゲート電位がハイレベルでエンハンスメント型Ｎチャネ
ルＭＯＳＦＥＴ１０３のゲートがローレベルの第３の状
態となり、ディプリーション型ＮチャネルＭＯＳＦＥＴ
１０２ａの閾値電圧を適切な値に設定しておくことによ
り外部から出力端子にＴにＶＤＤ以上の電圧が印加され
た時にディプリーション型ＮチャネルＭＯＳＦＥＴ１０
２ａが非導通となって出力端子Ｔから電源端子ＶＤＤへ
の電流を防止することができる。
ーレベル、即ち端子ＣＢへの入力がハイレベルの時に
は、データ入力端子Ｉへの入力信号のレベルにかかわら
ずエンハンスメント型ＰチャネルＭＯＳＦＥＴ１０１の
ゲート電位がハイレベルでエンハンスメント型Ｎチャネ
ルＭＯＳＦＥＴ１０３のゲートがローレベルの第３の状
態となり、ディプリーション型ＮチャネルＭＯＳＦＥＴ
１０２ａの閾値電圧を適切な値に設定しておくことによ
り外部から出力端子にＴにＶＤＤ以上の電圧が印加され
た時にディプリーション型ＮチャネルＭＯＳＦＥＴ１０
２ａが非導通となって出力端子Ｔから電源端子ＶＤＤへ
の電流を防止することができる。
【００１６】図１（ａ）の実施例において、ディプリー
ション型ＮチャネルＭＯＳＦＥＴの閾値ＶＴＤとして
は、ソースに対して基板（Ｎウェル）に−ＶＤＤを印加
した時の閾値の変動量を△ＶＴＤとすると、 （１）第１の状態で出力端子の電位が出力規格値ＶＯＨ
より大きくなければならないことから、 ＶＯＨ＜ＶＤＤ−（ＶＴＤ＋△ＶＴＤ） （２）第３の状態で寄生ダイオード１０８が順方向バイ
アスとならないためには、 ＶＴＤ＋△ＶＴＤ＞０ −△ＶＴＤ＜ＶＴＤ＜ＶＤＤ−ＶＯＨ−△ＶＴＤ △ＶＴＤはゲート絶縁膜厚およびＰ型ウェル濃度等によ
り決定される。図５と同様に３ボルト電源の出力回路が
バス配線を介して５Ｖ電源の集積回路と接続される時は
ＶＤＤ＝３ボルトとし、ＶＯＨは標準のＴＴＬ規格であ
る２．４ボルト＋余裕分で２．６ボルトとし、△ＶＴＤ
を０．５ボルトとして前述の式に代入することにより、 −０．５（ボルト）＜ＶＴＤ＜−０．１（ボルト） が図１（ａ）のディプリーション型ＮチャネルＭＯＳＦ
ＥＴ１０２ａの閾値の適切な範囲となる。
ション型ＮチャネルＭＯＳＦＥＴの閾値ＶＴＤとして
は、ソースに対して基板（Ｎウェル）に−ＶＤＤを印加
した時の閾値の変動量を△ＶＴＤとすると、 （１）第１の状態で出力端子の電位が出力規格値ＶＯＨ
より大きくなければならないことから、 ＶＯＨ＜ＶＤＤ−（ＶＴＤ＋△ＶＴＤ） （２）第３の状態で寄生ダイオード１０８が順方向バイ
アスとならないためには、 ＶＴＤ＋△ＶＴＤ＞０ −△ＶＴＤ＜ＶＴＤ＜ＶＤＤ−ＶＯＨ−△ＶＴＤ △ＶＴＤはゲート絶縁膜厚およびＰ型ウェル濃度等によ
り決定される。図５と同様に３ボルト電源の出力回路が
バス配線を介して５Ｖ電源の集積回路と接続される時は
ＶＤＤ＝３ボルトとし、ＶＯＨは標準のＴＴＬ規格であ
る２．４ボルト＋余裕分で２．６ボルトとし、△ＶＴＤ
を０．５ボルトとして前述の式に代入することにより、 −０．５（ボルト）＜ＶＴＤ＜−０．１（ボルト） が図１（ａ）のディプリーション型ＮチャネルＭＯＳＦ
ＥＴ１０２ａの閾値の適切な範囲となる。
【００１７】また、図１（ａ）のディプリーション型Ｎ
チャネルＭＯＳＦＥＴ１０２ａを図１（ｂ）に示したゲ
ートを電源端子ＶＤＤに接続したディプリーション型Ｎ
チャネルＭＯＳＦＥＴ１０２ｂに置き換えても良く、こ
の場合は、ＶＴＤの下限はエンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴ１０１とディプリーション型Ｎチャネル
ＭＯＳＦＥＴ１０２ｂの接続点の電位が略｛（ＶＤＤの
電位）＋（寄生ダイオード１０８のＰ−Ｎ接合のビルト
・イン・ポテンシャルＶＦ、又はエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴの閾値電圧ＶＴＰの絶対値のうち
小さい方の値）｝まで上昇した時にディプリーション型
ＮチャネルＭＯＳＦＥＴ１０２ｂが非導通となる条件か
ら求められ、 −△ＶＴＤ−ＶＦ＜ＶＴＤ及び−△ＶＴＤ−（ＶＴＰの
絶対値）＜ＶＴＤ となるがＶＦ＝０．７ボルト，ＶＴＰ＝−０．４ボルト
とするとＶＴＤの上限が図１（ａ）の場合と同一である
ことを考慮して、−０．９ボルト＜ＶＴＤ＜−０．１ボ
ルトとなりＶＴＤの許容範囲が増大する。
チャネルＭＯＳＦＥＴ１０２ａを図１（ｂ）に示したゲ
ートを電源端子ＶＤＤに接続したディプリーション型Ｎ
チャネルＭＯＳＦＥＴ１０２ｂに置き換えても良く、こ
の場合は、ＶＴＤの下限はエンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴ１０１とディプリーション型Ｎチャネル
ＭＯＳＦＥＴ１０２ｂの接続点の電位が略｛（ＶＤＤの
電位）＋（寄生ダイオード１０８のＰ−Ｎ接合のビルト
・イン・ポテンシャルＶＦ、又はエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴの閾値電圧ＶＴＰの絶対値のうち
小さい方の値）｝まで上昇した時にディプリーション型
ＮチャネルＭＯＳＦＥＴ１０２ｂが非導通となる条件か
ら求められ、 −△ＶＴＤ−ＶＦ＜ＶＴＤ及び−△ＶＴＤ−（ＶＴＰの
絶対値）＜ＶＴＤ となるがＶＦ＝０．７ボルト，ＶＴＰ＝−０．４ボルト
とするとＶＴＤの上限が図１（ａ）の場合と同一である
ことを考慮して、−０．９ボルト＜ＶＴＤ＜−０．１ボ
ルトとなりＶＴＤの許容範囲が増大する。
【００１８】あるいは、図１（ａ）のディプリーション
型ＮチャネルＭＯＳＦＥＴ１０２ａを図１（ｃ）に示し
た抵抗１０６とディプリーション型チャネルＭＯＳＦＥ
Ｔ１０７の直列回路で低電圧を発生し、これをディプリ
ーション型ＮチャネルＭＯＳＦＥＴ１０２ｃとゲートに
供給する回路と置き換えても良く、この場合は、ディプ
リーション型ＮチャネルＭＯＳＦＥＴ１０２ｃの閾値Ｖ
ＴＤが低い時にはそのゲート電圧も低くなり、閾値ＶＴ
Ｄが高い時にはゲート電圧も高くなるため、ＶＴＤの製
造バラツキを補償することができディプリーション型Ｍ
ＯＳＦＥＴ１０２ｃの閾値ＶＴＤの許容範囲をさらに拡
大できる。
型ＮチャネルＭＯＳＦＥＴ１０２ａを図１（ｃ）に示し
た抵抗１０６とディプリーション型チャネルＭＯＳＦＥ
Ｔ１０７の直列回路で低電圧を発生し、これをディプリ
ーション型ＮチャネルＭＯＳＦＥＴ１０２ｃとゲートに
供給する回路と置き換えても良く、この場合は、ディプ
リーション型ＮチャネルＭＯＳＦＥＴ１０２ｃの閾値Ｖ
ＴＤが低い時にはそのゲート電圧も低くなり、閾値ＶＴ
Ｄが高い時にはゲート電圧も高くなるため、ＶＴＤの製
造バラツキを補償することができディプリーション型Ｍ
ＯＳＦＥＴ１０２ｃの閾値ＶＴＤの許容範囲をさらに拡
大できる。
【００１９】また、図１（ａ）のディプリーション型Ｎ
チャネルＭＯＳＦＥＴ１０２ａを図１（ｄ）に示したゲ
ートをチップ選択信号ＣＴ端子に接続したディプリーシ
ョン型ＮチャネルＭＯＳＦＥＴ１０２ｄに置き換えても
良い、この場合には、第３の状態では、ディプリーショ
ン型ＮチャネルＭＯＳＦＥＴ１０２ｄのゲートは０ボル
トの電位となるのでＶＴＤの下限はさらに広がり、 −△ＶＴＤ−（ＶＴＰの絶対値）−ＶＤＤ＜ＶＴＤ となり、上限は図１（ａ）の場合と同一であるのでＶＤ
Ｄが３ボルトの時には、 −３．９（ボルト）＜ＶＴＤ＜−０．１（ボルト） となり、集積回路に搭載しても製造時の閾値バラツキが
本発明の動作にまったく影響を生じない程度に広くでき
る。
チャネルＭＯＳＦＥＴ１０２ａを図１（ｄ）に示したゲ
ートをチップ選択信号ＣＴ端子に接続したディプリーシ
ョン型ＮチャネルＭＯＳＦＥＴ１０２ｄに置き換えても
良い、この場合には、第３の状態では、ディプリーショ
ン型ＮチャネルＭＯＳＦＥＴ１０２ｄのゲートは０ボル
トの電位となるのでＶＴＤの下限はさらに広がり、 −△ＶＴＤ−（ＶＴＰの絶対値）−ＶＤＤ＜ＶＴＤ となり、上限は図１（ａ）の場合と同一であるのでＶＤ
Ｄが３ボルトの時には、 −３．９（ボルト）＜ＶＴＤ＜−０．１（ボルト） となり、集積回路に搭載しても製造時の閾値バラツキが
本発明の動作にまったく影響を生じない程度に広くでき
る。
【００２０】次に図２を参照して本発明の第２の実施例
を説明する。電源ＶＤＤとＶＳＳの間にエンハンスメン
ト型ＰチャネルＭＯＳＦＥＴ２０１とディプリーション
型ＮチャネルＭＯＳＦＥＴ２０２とエンハンスメント型
ＮチャネルＭＯＳＦＥＴ２０３の直列回路が設置され、
エンハンスメント型ＰチャネルＭＯＳＦＥＴ２０１のゲ
ートはＣＴとＩを入力とするＣＭＯＳ２入力ＮＡＮＤ回
路２０４の出力に接続され、ディプリーション型Ｎチャ
ネルＭＯＳＦＥＴ２０２のゲートはＣＴに接続され、エ
ンハンスメント型ＮチャネルＭＯＳＦＥＴ２０３のゲー
トはＣＢとＩを入力とするＣＭＯＳ２入力とするＣＭＯ
Ｓ２入力ＮＯＲ回路２０５の出力に接続されていること
は、図１（ａ）でディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０２ａを図１（ｄ）のディプリーション型Ｎチ
ャネルＭＯＳＦＥＴ１０２ｄに置き換えたものと同一で
あるが、図２（ａ）においてはディプリーション型Ｎチ
ャネルＭＯＳＦＥＴ２０２及びエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴ２０３のゲート絶縁膜厚がＣＭＯＳ
２入力ＮＡＮＤ回路２０４、ＣＭＯＳ２入力ＮＯＲ回路
２０５を構成するＮチャネルＭＯＳＦＥＴ及びＰチャネ
ルＭＯＳＦＥＴとエンハンスメント型ＰチャネルＭＯＳ
ＦＥＴ２０１のゲート絶縁膜厚よりも厚くなっている。
を説明する。電源ＶＤＤとＶＳＳの間にエンハンスメン
ト型ＰチャネルＭＯＳＦＥＴ２０１とディプリーション
型ＮチャネルＭＯＳＦＥＴ２０２とエンハンスメント型
ＮチャネルＭＯＳＦＥＴ２０３の直列回路が設置され、
エンハンスメント型ＰチャネルＭＯＳＦＥＴ２０１のゲ
ートはＣＴとＩを入力とするＣＭＯＳ２入力ＮＡＮＤ回
路２０４の出力に接続され、ディプリーション型Ｎチャ
ネルＭＯＳＦＥＴ２０２のゲートはＣＴに接続され、エ
ンハンスメント型ＮチャネルＭＯＳＦＥＴ２０３のゲー
トはＣＢとＩを入力とするＣＭＯＳ２入力とするＣＭＯ
Ｓ２入力ＮＯＲ回路２０５の出力に接続されていること
は、図１（ａ）でディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０２ａを図１（ｄ）のディプリーション型Ｎチ
ャネルＭＯＳＦＥＴ１０２ｄに置き換えたものと同一で
あるが、図２（ａ）においてはディプリーション型Ｎチ
ャネルＭＯＳＦＥＴ２０２及びエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴ２０３のゲート絶縁膜厚がＣＭＯＳ
２入力ＮＡＮＤ回路２０４、ＣＭＯＳ２入力ＮＯＲ回路
２０５を構成するＮチャネルＭＯＳＦＥＴ及びＰチャネ
ルＭＯＳＦＥＴとエンハンスメント型ＰチャネルＭＯＳ
ＦＥＴ２０１のゲート絶縁膜厚よりも厚くなっている。
【００２１】即ち図２（ｂ）に示すようにＰ型基板２１
の表面に形成されたＰ型ウェル２２表面に薄いゲート絶
縁膜２５ａを有するＮチャネルＭＯＳＦＥＴ２３ａと厚
いゲート絶縁膜２５ｂを有するＮチャネルＭＯＳＦＥＴ
２３ｂを形成し、薄いゲート絶縁膜のＭＯＳＦＥＴ２３
ａによりＮＡＮＤ回路２０４，ＮＯＲ回路２０５内のＭ
ＯＳＦＥＴやエンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔ２０１を構成し、一方厚いゲート絶縁膜を有するＮチ
ャネルＭＯＳＦＥＴ２３ｂをディプリーション型Ｎチャ
ネルＭＯＳＦＥＴ２０２及びエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴ２０３に適用することにより、出力端
子Ｔに５ボルトの電圧が外部から印加された場合にも絶
縁膜の絶縁性の経時劣化が防止でき、一方、他のＭＯＳ
ＦＥＴは薄い絶縁膜を使用できるので３ボルトの電圧下
でも導通時電流が大きいので高速の動作も可能となる。
３ボルトの電源に対しては１０ｎｍ（ナノメータ）程度
のゲート絶縁膜厚が適当で、５ボルトの電圧が印加され
る出力端子ＴにつながるＭＯＳＦＥＴ２０２と２０３の
ゲート絶縁膜厚としては１５ｎｍ（ナノメータ）程度が
適当である。尚、図２（ｂ）において、２４はソース、
ドレインとなるＮ型不純物拡散層であり、２６はポリシ
リコンのゲート電極を示している。
の表面に形成されたＰ型ウェル２２表面に薄いゲート絶
縁膜２５ａを有するＮチャネルＭＯＳＦＥＴ２３ａと厚
いゲート絶縁膜２５ｂを有するＮチャネルＭＯＳＦＥＴ
２３ｂを形成し、薄いゲート絶縁膜のＭＯＳＦＥＴ２３
ａによりＮＡＮＤ回路２０４，ＮＯＲ回路２０５内のＭ
ＯＳＦＥＴやエンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔ２０１を構成し、一方厚いゲート絶縁膜を有するＮチ
ャネルＭＯＳＦＥＴ２３ｂをディプリーション型Ｎチャ
ネルＭＯＳＦＥＴ２０２及びエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴ２０３に適用することにより、出力端
子Ｔに５ボルトの電圧が外部から印加された場合にも絶
縁膜の絶縁性の経時劣化が防止でき、一方、他のＭＯＳ
ＦＥＴは薄い絶縁膜を使用できるので３ボルトの電圧下
でも導通時電流が大きいので高速の動作も可能となる。
３ボルトの電源に対しては１０ｎｍ（ナノメータ）程度
のゲート絶縁膜厚が適当で、５ボルトの電圧が印加され
る出力端子ＴにつながるＭＯＳＦＥＴ２０２と２０３の
ゲート絶縁膜厚としては１５ｎｍ（ナノメータ）程度が
適当である。尚、図２（ｂ）において、２４はソース、
ドレインとなるＮ型不純物拡散層であり、２６はポリシ
リコンのゲート電極を示している。
【００２２】図３は、本発明の第３の実施例の回路図で
ある。第１の電源であるＶＤＤ（例えば３．３ボルト）
と第２の電源であるＶＳＳ（通常０ボルト）の両端子の
間にエンハンスメント型ＰチャネルＭＯＳＦＥＴ３０１
とディプリーション型ＮチャネルＭＯＳＦＥＴ３０２ａ
と第１のエンハンスメント型ＮチャネルＭＯＳＦＥＴ３
０３と第２のエンハンスメント型ＮチャネルＭＯＳＦＥ
Ｔ３０４の直列回路が設置され、ディプリーション型Ｎ
チャネルＭＯＳＦＥＴ３０２ａと第１のエンハンスメン
ト型ＮチャネルＭＯＳＦＥＴ３０３の接続点が出力端子
Ｔに接続されている。
ある。第１の電源であるＶＤＤ（例えば３．３ボルト）
と第２の電源であるＶＳＳ（通常０ボルト）の両端子の
間にエンハンスメント型ＰチャネルＭＯＳＦＥＴ３０１
とディプリーション型ＮチャネルＭＯＳＦＥＴ３０２ａ
と第１のエンハンスメント型ＮチャネルＭＯＳＦＥＴ３
０３と第２のエンハンスメント型ＮチャネルＭＯＳＦＥ
Ｔ３０４の直列回路が設置され、ディプリーション型Ｎ
チャネルＭＯＳＦＥＴ３０２ａと第１のエンハンスメン
ト型ＮチャネルＭＯＳＦＥＴ３０３の接続点が出力端子
Ｔに接続されている。
【００２３】エンハンスメント型Ｐチャネル３０１のゲ
ートにはチップ選択信号端子ＣＴとデータ入力信号Ｉの
信号を入力とするＣＭＯＳ２入力ＮＡＮＤ回路３０５の
出力が接続され、同様に第２のエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴ３０４のゲートにはＣＴに供給され
る信号の反転信号が供給される信号端子ＣＢとデータ入
力信号端子Ｉの信号を入力とするＣＭＯＳ２入力ＮＯＲ
回路３０６の出力が接続されている。また、ディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ａのゲートは、
このディプリーション型ＮチャネルＭＯＳＦＥＴ３０２
ａとエンハンスメント型ＰチャネルＭＯＳＦＥＴ３０１
の接続点と接続され、第１のエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴ３０３のゲートは第１の電源であるＶ
ＤＤに接続されている。
ートにはチップ選択信号端子ＣＴとデータ入力信号Ｉの
信号を入力とするＣＭＯＳ２入力ＮＡＮＤ回路３０５の
出力が接続され、同様に第２のエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴ３０４のゲートにはＣＴに供給され
る信号の反転信号が供給される信号端子ＣＢとデータ入
力信号端子Ｉの信号を入力とするＣＭＯＳ２入力ＮＯＲ
回路３０６の出力が接続されている。また、ディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ａのゲートは、
このディプリーション型ＮチャネルＭＯＳＦＥＴ３０２
ａとエンハンスメント型ＰチャネルＭＯＳＦＥＴ３０１
の接続点と接続され、第１のエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴ３０３のゲートは第１の電源であるＶ
ＤＤに接続されている。
【００２４】この出力回路の使用条件においては次の３
つの状態があり、以下各々についた説明する。
つの状態があり、以下各々についた説明する。
【００２５】（１）第１の状態：チップ選択信号端子Ｃ
Ｔ、データ端子Ｉへの入力信号がともにハイレベル（端
子ＣＢへの入力がローレベル）の時。
Ｔ、データ端子Ｉへの入力信号がともにハイレベル（端
子ＣＢへの入力がローレベル）の時。
【００２６】エンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔ３０１のゲート電位及び第２のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ３０４のゲート電位はいずれもロ
ーレベルとなり、ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ３０２ａは導通しているので出力端子Ｔの電位は
ハイレベルとなる。
Ｔ３０１のゲート電位及び第２のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ３０４のゲート電位はいずれもロ
ーレベルとなり、ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ３０２ａは導通しているので出力端子Ｔの電位は
ハイレベルとなる。
【００２７】（２）第２の状態：チップ選択信号端子Ｃ
Ｔへの入力信号がハイレベル（端子ＣＢへの入力がロー
レベル）、データ端子Ｉへの入力信号がローレベルの
時。
Ｔへの入力信号がハイレベル（端子ＣＢへの入力がロー
レベル）、データ端子Ｉへの入力信号がローレベルの
時。
【００２８】エンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔ３０１のゲート電位及び第２のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ３０４のゲート電位はいずれもハ
イレベルとなり、ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ３０２ａは導通しているので出力端子Ｔの電位は
ローレベルとなる。
Ｔ３０１のゲート電位及び第２のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ３０４のゲート電位はいずれもハ
イレベルとなり、ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ３０２ａは導通しているので出力端子Ｔの電位は
ローレベルとなる。
【００２９】（３）第３の状態：チップ選択信号端子Ｃ
Ｔへの入力信号がローレベル（端子ＣＢへの入力がハイ
レベル）の時。
Ｔへの入力信号がローレベル（端子ＣＢへの入力がハイ
レベル）の時。
【００３０】データ入力端子Ｉへの入力信号のレベルに
かかわらずエンハンスメント型ＰチャネルＭＯＳＦＥＴ
３０１をゲート電位がハイレベルで、第２のエンハンス
メント型ＮチャネルＭＯＳＦＥＴ３０４のゲート電位が
ローレベルの状態となる。この状態で外部から出力端子
ＴにＶＤＤ以上の電圧が印加された場合は、ディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ａのしきい値電
圧を適当な値に設定しておくことにより、ディプリーシ
ョン型ＮチャネルＭＯＳＦＥＴ３０２ａが非導通となっ
て出力端子Ｔから電源端子ＶＤＤへの電流を防止するこ
とができ、またＶＳＳ側については、第１のエンハンス
メント型ＮチャネルＭＯＳＦＥＴ３０３のゲート−ドレ
イン間にかかる電圧は高々２Ｖであるため、ゲート酸化
膜厚を１０ｎｍ（ナノメータ）近傍とする製造プロセス
においても十分な信頼性が確保される。
かかわらずエンハンスメント型ＰチャネルＭＯＳＦＥＴ
３０１をゲート電位がハイレベルで、第２のエンハンス
メント型ＮチャネルＭＯＳＦＥＴ３０４のゲート電位が
ローレベルの状態となる。この状態で外部から出力端子
ＴにＶＤＤ以上の電圧が印加された場合は、ディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ａのしきい値電
圧を適当な値に設定しておくことにより、ディプリーシ
ョン型ＮチャネルＭＯＳＦＥＴ３０２ａが非導通となっ
て出力端子Ｔから電源端子ＶＤＤへの電流を防止するこ
とができ、またＶＳＳ側については、第１のエンハンス
メント型ＮチャネルＭＯＳＦＥＴ３０３のゲート−ドレ
イン間にかかる電圧は高々２Ｖであるため、ゲート酸化
膜厚を１０ｎｍ（ナノメータ）近傍とする製造プロセス
においても十分な信頼性が確保される。
【００３１】図１の第１の実施例において、ディプリー
ション型ＮチャネルＭＯＳＦＥＴのしきい値ＶＴＤとし
ては、ソースに対して基板（Ｎウェル）に−ＶＤＤを印
加したときのしきい値の変動量を△ＶＴＤとすると、 （Ａ）：第１の状態で出力端子の電位が出力規格値ＶＯ
Ｈより大きくなければならないことから、 ＶＯＨ＜ＶＤＤ−（ＶＴＤ−△ＶＴＤ） （Ｂ）：第３の状態で寄生ダイオード３０９が順方向バ
イアスとならないためには、 ＶＴＤ＋△ＶＴＤ＞０ −△ＶＴＤ＜ＶＴＤ＜ＶＤＤ−ＶＯＨ−△ＶＴＤ となる。△ＶＴＤはゲート絶縁膜厚，Ｐ型ウェル濃度等
によって決定される。図５と同様に、３Ｖ電源の出力回
路がバス配線を介して５Ｖ電源の集積回路と接続される
ときは、ＶＤＤ＝３Ｖとし、ＶＯＨは標準ＴＴＬ規格で
ある２．４Ｖ＋余裕分で２．６Ｖとし、△ＶＴＤを０．
５Ｖとして前述の式に導入することにより、 −０．５（ボルト）＜ＶＴＤ＜−０．１（ボルト） が図３のディプリーション型ＮチャネルＭＯＳＦＥＴ３
０２ａのしきい値の適切な範囲となる。
ション型ＮチャネルＭＯＳＦＥＴのしきい値ＶＴＤとし
ては、ソースに対して基板（Ｎウェル）に−ＶＤＤを印
加したときのしきい値の変動量を△ＶＴＤとすると、 （Ａ）：第１の状態で出力端子の電位が出力規格値ＶＯ
Ｈより大きくなければならないことから、 ＶＯＨ＜ＶＤＤ−（ＶＴＤ−△ＶＴＤ） （Ｂ）：第３の状態で寄生ダイオード３０９が順方向バ
イアスとならないためには、 ＶＴＤ＋△ＶＴＤ＞０ −△ＶＴＤ＜ＶＴＤ＜ＶＤＤ−ＶＯＨ−△ＶＴＤ となる。△ＶＴＤはゲート絶縁膜厚，Ｐ型ウェル濃度等
によって決定される。図５と同様に、３Ｖ電源の出力回
路がバス配線を介して５Ｖ電源の集積回路と接続される
ときは、ＶＤＤ＝３Ｖとし、ＶＯＨは標準ＴＴＬ規格で
ある２．４Ｖ＋余裕分で２．６Ｖとし、△ＶＴＤを０．
５Ｖとして前述の式に導入することにより、 −０．５（ボルト）＜ＶＴＤ＜−０．１（ボルト） が図３のディプリーション型ＮチャネルＭＯＳＦＥＴ３
０２ａのしきい値の適切な範囲となる。
【００３２】ここで、図３（ａ）のディプリーション型
ＮチャネルＭＯＳＦＥＴ３０２ａを図３（ｂ）に示した
ゲートを電源端子ＶＤＤに接続したディプリーション型
ＮチャネルＭＯＳＦＥＴ３０２ｂに置き換えてもよく、
この場合のＶＴＤの下限は、エンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴ３０１とディプリーション型Ｎチャネ
ルＭＯＳＦＥＴ３０２ｂの接続点の電位が約（ＶＤＤの
電位）＋（寄生ダイオード３０９のＰ−Ｎ接合のビルト
インポテンシャルＶＦまたはエンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴ３０１のしきい値電圧ＶＴＰの絶対値
のうち小さい方の値）まで上昇したときにディプリーシ
ョン型ＮタネルＭＯＳＦＥＴ３０２ｂが非導通となる条
件から求められ、 −△ＶＴＤ−ＶＦ＜ＶＴＤおよび−△ＶＴＤ−（ＶＴＰ
の絶対値）＜ＶＴＤ となるが、ＶＦ＝０．７Ｖ，ＶＴＤ＝−０．４Ｖとする
と、ＶＴＤの上限が図３（ａ）の場合と同一であること
を考慮して、 −０．９（ボルト）＜ＶＴＤ＜−０．１（ボルト） となり、ＶＴＤの許容範囲が増大する。
ＮチャネルＭＯＳＦＥＴ３０２ａを図３（ｂ）に示した
ゲートを電源端子ＶＤＤに接続したディプリーション型
ＮチャネルＭＯＳＦＥＴ３０２ｂに置き換えてもよく、
この場合のＶＴＤの下限は、エンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴ３０１とディプリーション型Ｎチャネ
ルＭＯＳＦＥＴ３０２ｂの接続点の電位が約（ＶＤＤの
電位）＋（寄生ダイオード３０９のＰ−Ｎ接合のビルト
インポテンシャルＶＦまたはエンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴ３０１のしきい値電圧ＶＴＰの絶対値
のうち小さい方の値）まで上昇したときにディプリーシ
ョン型ＮタネルＭＯＳＦＥＴ３０２ｂが非導通となる条
件から求められ、 −△ＶＴＤ−ＶＦ＜ＶＴＤおよび−△ＶＴＤ−（ＶＴＰ
の絶対値）＜ＶＴＤ となるが、ＶＦ＝０．７Ｖ，ＶＴＤ＝−０．４Ｖとする
と、ＶＴＤの上限が図３（ａ）の場合と同一であること
を考慮して、 −０．９（ボルト）＜ＶＴＤ＜−０．１（ボルト） となり、ＶＴＤの許容範囲が増大する。
【００３３】また、図３（ａ）のディプリーション型Ｎ
チャネルＭＯＳＦＥＴ３０２ａを図３（ｃ）に示した抵
抗３０７とディプリーション型ＮチャネルＭＯＳＦＥＴ
３０８の直列回路で低電圧を発生し、これをディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ｃとのゲートに
供給する回路と置き換えてもよく、この場合は、ディプ
リーション型ＮチャネルＭＯＳＦＥＴ３０２ｃのしきい
値ＶＴＤが低いときにはそのゲート電圧も低くなり、し
きい値ＶＴＤが高いときにはそのゲート電圧も高くなる
ため、ＶＴＤの製造バラツキを補償することができ、デ
ィプリーション型ＮチャネルＭＯＳＦＥＴ３０２ｃのし
きい値ＶＴＤの許容範囲をさらに拡大できる。
チャネルＭＯＳＦＥＴ３０２ａを図３（ｃ）に示した抵
抗３０７とディプリーション型ＮチャネルＭＯＳＦＥＴ
３０８の直列回路で低電圧を発生し、これをディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ｃとのゲートに
供給する回路と置き換えてもよく、この場合は、ディプ
リーション型ＮチャネルＭＯＳＦＥＴ３０２ｃのしきい
値ＶＴＤが低いときにはそのゲート電圧も低くなり、し
きい値ＶＴＤが高いときにはそのゲート電圧も高くなる
ため、ＶＴＤの製造バラツキを補償することができ、デ
ィプリーション型ＮチャネルＭＯＳＦＥＴ３０２ｃのし
きい値ＶＴＤの許容範囲をさらに拡大できる。
【００３４】また、図３（ａ）のディプリーション型Ｎ
チャネルＭＯＳＦＥＴ３０２ａを図３（ｄ）に示したゲ
ートをチップ選択信号ＣＴ端子に接続したディプリーシ
ョン型ＮチャネルＭＯＳＦＥＴ３０２ｄに置き換えても
良い。この場合には、第３の状態ではディプリーション
型ＮチャネルＭＯＳＦＥＴ３０２ｄのゲートは０ボルト
の電位となるのでＶＴＤの下限はさらに広がり、 −△ＶＴＤ−（ＶＴＰの絶対値）−ＶＤＤ＜ＶＴＤ となり、上限は図３（ａ）の場合と同一であるので、Ｖ
ＤＤが３ボルトの時には、 −３．９（ボルト）＜ＶＴＤ＜−０．１（ボルト） となり、集積回路に搭載さても製造時のしきい値バラツ
キが本発明の動作に全く影響を生じない程度に広くでき
る。
チャネルＭＯＳＦＥＴ３０２ａを図３（ｄ）に示したゲ
ートをチップ選択信号ＣＴ端子に接続したディプリーシ
ョン型ＮチャネルＭＯＳＦＥＴ３０２ｄに置き換えても
良い。この場合には、第３の状態ではディプリーション
型ＮチャネルＭＯＳＦＥＴ３０２ｄのゲートは０ボルト
の電位となるのでＶＴＤの下限はさらに広がり、 −△ＶＴＤ−（ＶＴＰの絶対値）−ＶＤＤ＜ＶＴＤ となり、上限は図３（ａ）の場合と同一であるので、Ｖ
ＤＤが３ボルトの時には、 −３．９（ボルト）＜ＶＴＤ＜−０．１（ボルト） となり、集積回路に搭載さても製造時のしきい値バラツ
キが本発明の動作に全く影響を生じない程度に広くでき
る。
【００３５】図４（ａ）は本発明の第４の実施例の出力
回路に示す回路図であり、図４（ｂ）はその第１および
第２のエンハンスメント型ＮチャネルＭＯＳＦＥＴを示
す断面図である。
回路に示す回路図であり、図４（ｂ）はその第１および
第２のエンハンスメント型ＮチャネルＭＯＳＦＥＴを示
す断面図である。
【００３６】図４において図３と同一もしくは類似の箇
所は同一の符号で示してあるから同じ説明は省略する。
図４の第４の実施例において図３の第３の実施例と異な
る点は、第３の実施例では第１のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ３０３も第２のエンハンスメント
型ＮチャネルＭＯＳＦＥＴ３０４も共にＰウェル（図３
では図示省略）に形成してあるが、この第４の実施例で
はＰウェルよりも不純物濃度が低いＰ型基板４０６にＮ
型不純物拡散層４０４をソース、ドレインとして形成し
て第１のエンハンスメント型ＮチャネルＭＯＳＦＥＴ４
０１を構成し、Ｐ型基板よりも高不純物濃度のＰウェル
４０５内に形成したＮ型不純物拡散層４０４をソース、
ドレインとして第２のエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴ４０２を形成している。
所は同一の符号で示してあるから同じ説明は省略する。
図４の第４の実施例において図３の第３の実施例と異な
る点は、第３の実施例では第１のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴ３０３も第２のエンハンスメント
型ＮチャネルＭＯＳＦＥＴ３０４も共にＰウェル（図３
では図示省略）に形成してあるが、この第４の実施例で
はＰウェルよりも不純物濃度が低いＰ型基板４０６にＮ
型不純物拡散層４０４をソース、ドレインとして形成し
て第１のエンハンスメント型ＮチャネルＭＯＳＦＥＴ４
０１を構成し、Ｐ型基板よりも高不純物濃度のＰウェル
４０５内に形成したＮ型不純物拡散層４０４をソース、
ドレインとして第２のエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴ４０２を形成している。
【００３７】一般に、ＭＯＳＦＥＴのしきい値電圧ＶＴ
は、次に第（１）式で与えられる。
は、次に第（１）式で与えられる。
【００３８】
【００３９】この第（１）式をＶＢで微分すると次の第
（２）式となる。
（２）式となる。
【００４０】
【００４１】いまこの第４の実施例において、第１のエ
ンハンスメント型ＮチャネルＭＯＳＦＥＴ４０１が作ら
れるＰ型基板４０６の不純物濃度が、第２のエンハンス
メント型ＮチャネルＭＯＳＦＥＴ４０２が作られるＰ型
ウェル４０５の不純物濃度よりも１桁低いとすると、第
（２）式より、第１のエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴ４０１のＶＴの基板バイアス依存性は、第２
のエンハンスメント型ＮチャネルＭＯＳＦＥＴ３０４，
４０２の約０．３２（１０の平方根の逆数）倍に抑えら
れることがわかる。
ンハンスメント型ＮチャネルＭＯＳＦＥＴ４０１が作ら
れるＰ型基板４０６の不純物濃度が、第２のエンハンス
メント型ＮチャネルＭＯＳＦＥＴ４０２が作られるＰ型
ウェル４０５の不純物濃度よりも１桁低いとすると、第
（２）式より、第１のエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴ４０１のＶＴの基板バイアス依存性は、第２
のエンハンスメント型ＮチャネルＭＯＳＦＥＴ３０４，
４０２の約０．３２（１０の平方根の逆数）倍に抑えら
れることがわかる。
【００４２】尚、この図４の第４の実施例でも、Ｐチャ
ネルＭＯＳＦＥＴ３０１にゲートが接続するディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ａの代りに、ゲ
ートを電源端子ＶＤＤに接続したディプリーション型Ｎ
チャネルＭＯＳＦＥＴ３０２ｂ（図３（ｂ））に置き換
えてもよく、またはゲートを電源端子ＶＤＤに接続した
抵抗とディプリーション型ＮチャネルＭＯＳＦＥＴによ
り低電圧を発生した端子に接続したディプリーション型
ＮチャネルＭＯＳＦＥＴ３０２ｃ（図３（ｃ））に置き
換えてもよく、あるいはゲートをチップ選択信号ＣＴに
接続したディプリーション型ＮチャネルＭＯＳＦＥＴ３
０２ｄ（図３（ｄ））に置き換えてもよい。
ネルＭＯＳＦＥＴ３０１にゲートが接続するディプリー
ション型ＮチャネルＭＯＳＦＥＴ３０２ａの代りに、ゲ
ートを電源端子ＶＤＤに接続したディプリーション型Ｎ
チャネルＭＯＳＦＥＴ３０２ｂ（図３（ｂ））に置き換
えてもよく、またはゲートを電源端子ＶＤＤに接続した
抵抗とディプリーション型ＮチャネルＭＯＳＦＥＴによ
り低電圧を発生した端子に接続したディプリーション型
ＮチャネルＭＯＳＦＥＴ３０２ｃ（図３（ｃ））に置き
換えてもよく、あるいはゲートをチップ選択信号ＣＴに
接続したディプリーション型ＮチャネルＭＯＳＦＥＴ３
０２ｄ（図３（ｄ））に置き換えてもよい。
【００４３】
【発明の効果】以上に説明したように本発明は、従来の
出力回路におけるＰチャネルＭＯＳＦＥＴと出力端子の
間にディプリーション型ＮチャネルＭＯＳＦＥＴを設置
することにより、外部から出力端子に電源電圧より高い
電圧が印加された場合にも出力端子から電源端子への電
流経路を遮断することができるので、高い電源電圧を使
用する他の集積回路とバス配線を介して接続した場合に
も消費電力が急増することを防止できるという効果を有
する。
出力回路におけるＰチャネルＭＯＳＦＥＴと出力端子の
間にディプリーション型ＮチャネルＭＯＳＦＥＴを設置
することにより、外部から出力端子に電源電圧より高い
電圧が印加された場合にも出力端子から電源端子への電
流経路を遮断することができるので、高い電源電圧を使
用する他の集積回路とバス配線を介して接続した場合に
も消費電力が急増することを防止できるという効果を有
する。
【図１】本発明の第１の実施例の出力回路を示す回路図
である。
である。
【図２】本発明の第２の実施例の出力回路を示す回路図
および一部断面図である。
および一部断面図である。
【図３】本発明の第３の実施例の出力回路を示す回路図
である。
である。
【図４】本発明の第４の実施例の出力回路を示す回路図
および一部断面図である。
および一部断面図である。
【図５】従来技術の出力回路を示す一部断面図および問
題点を説明する回路図である。
題点を説明する回路図である。
２１，４０６，５０６ Ｐ型基板 ２２，１０３，４０５，５０５ Ｐ型ウェル ６０４ エンハンスメント型ＮチャネルＭＯＳＦＥＴ ２３ａ 薄いゲート絶縁膜のＭＯＳＦＥＴ ２３ｂ 厚いゲート絶縁膜のＭＯＳＦＥＴ ２４，４０４，５０４ Ｎ型不純物拡散層 ２５ａ 薄いゲート絶縁膜 ２５ｂ 厚いゲート絶縁膜 ２６，４０３，５０３ ゲートポリシリコン １０１，２０１，３０１，６０１ エンハンスメント
型ＰチャネルＭＯＳＦＥＴ １０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０７，３
０２ａ，３０２ｂ，３０２ｃ，３０２ｄ，３０８ デ
ィプリーション型ＮチャネルＭＯＳＦＥＴ １０４，２０４，３０５，６０５ ＣＭＯＳ２入力Ｎ
ＡＮＤ回路 １０５，２０５，３０６，６０６ ＣＭＯＳ２入力Ｎ
ＯＲ回路 １０８，３０９，６０９ 寄生ダイオード ２０２ 厚いゲート膜のディプリーション型Ｎチャネ
ルＭＯＳＦＥＴ ２０３ 厚いゲート膜のエンハンスメント型Ｎチャネ
ルＭＯＳＦＥＴ ３０３ 第１のエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴ ３０４ 第２のエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴ １０６，３０７ 抵抗 ４０１ Ｐ型基板に形成した第１のエンハンスメント
型ＮチャネルＭＯＳＦＥＴ ４０２ Ｐ型ウエルに形成した第２のエンハンスメン
ト型ＮチャネルＭＯＳＦＥＴ ５０１ Ｎ型ウェル ５０２ Ｐ型不純物拡散層 ５０７ 金属配線 ６０８ バス配線
型ＰチャネルＭＯＳＦＥＴ １０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０７，３
０２ａ，３０２ｂ，３０２ｃ，３０２ｄ，３０８ デ
ィプリーション型ＮチャネルＭＯＳＦＥＴ １０４，２０４，３０５，６０５ ＣＭＯＳ２入力Ｎ
ＡＮＤ回路 １０５，２０５，３０６，６０６ ＣＭＯＳ２入力Ｎ
ＯＲ回路 １０８，３０９，６０９ 寄生ダイオード ２０２ 厚いゲート膜のディプリーション型Ｎチャネ
ルＭＯＳＦＥＴ ２０３ 厚いゲート膜のエンハンスメント型Ｎチャネ
ルＭＯＳＦＥＴ ３０３ 第１のエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴ ３０４ 第２のエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴ １０６，３０７ 抵抗 ４０１ Ｐ型基板に形成した第１のエンハンスメント
型ＮチャネルＭＯＳＦＥＴ ４０２ Ｐ型ウエルに形成した第２のエンハンスメン
ト型ＮチャネルＭＯＳＦＥＴ ５０１ Ｎ型ウェル ５０２ Ｐ型不純物拡散層 ５０７ 金属配線 ６０８ バス配線
Claims (16)
- 【請求項１】 第１の電源と第２の電源の間に、エンハ
ンスメント型ＰチャネルＭＯＳＦＥＴとディプリーショ
ン型ＮチャネルＭＯＳＦＥＴとエンハンスメト型Ｎチャ
ネルＭＯＳＦＥＴを前記の順序で直列接続した回路を設
け、前記ディプリーション型ＮチャネルＭＯＳＦＥＴと
前記エンハンスメト型ＮチャネルＭＯＳＦＥＴの接続点
を出力端子と接続し、前記エンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴのゲートに第１の入力信号を供給し、前
記エハンスメント型ＮチャネルＭＯＳＦＥＴのゲートに
第２の入力信号を供給し、かつ、前記第１の入力信号と
前記第２の入力信号がいずれもハイレベルの第１の状態
と、いずれもローレベルの第２の状態と、第１の入力信
号がハイレベルで第２の入力信号がローレベルの第３の
状態とを有することを特徴とする出力回路。 - 【請求項２】 請求項１記載の出力回路において、前記
ディプリーション型ＮチャネルＭＯＳＦＥＴのゲートを
前記エンハンスメント型ＰチャネルＭＯＳＦＥＴと前記
ディブリーション型ＮチャネルＭＯＳＦＥＴの接続点に
接続したことを特徴とする出力回路。 - 【請求項３】 請求項１記載の出力回路において、前記
ディプリーション型ＮチャネルＭＯＳＦＥＴのゲートを
第１の電源に接続したことを特徴とする出力回路。 - 【請求項４】 請求項１記載の出力回路において、前記
ディプリーション型ＮチャネルＭＯＳＦＥＴのゲートを
前記第１の電源より低電位の電圧を発生する定電圧発生
回路に接続したことを特徴とする出力回路。 - 【請求項５】 請求項１記載の出力回路において、前記
ディプリーション型ＮチャネルＭＯＳＦＥＴのゲート
に、前記第２の状態でハイレベルとなり、前記第３の状
態でローレベルとなる第３の入力信号を供給することを
特徴とする出力回路。 - 【請求項６】 請求項５記載の出力回路において、前記
ディプリーション型ＮチャネルＭＯＳＦＥＴと前記エン
ハンスメント型ＮチャネルＭＯＳＦＥＴに、前記エンハ
ンスメント型ＰチャネルＭＯＳＦＥＴのゲート絶縁膜厚
よりも厚いゲート絶縁膜を有するＭＯＳトランジスタを
用いることを特徴とする出力回路。 - 【請求項７】 第１の電源と第２の電源の間に、エンハ
ンスメント型ＰチャネルＭＯＳＦＥＴとディプリーショ
ン型ＮチャネルＭＯＳＦＥＴと第１のエンハンスメント
型ＮチャネルＭＯＳＦＥＴと第２のエンハンスメント型
ＮチャネルＭＯＳＦＥＴを前記の順序で直列接続した回
路を設け、前記ディプリーション型ＮチャネルＭＯＳＦ
ＥＴと前記第１のエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴの接続点を出力端子と接続し、前記エンハンスメ
ント型ＰチャネルＭＯＳＦＥＴのゲートに第１の入力信
号を供給し、前記第１のエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴのゲートを第１の電源に接続し、前記第２
のエンハンスメント型ＮチャネルＭＯＳＦＥＴのゲート
に第２の入力信号を供給し、かつ、前記第１の入力信号
と前記第２の入力信号がいずれもハイレベルの第１の状
態と、いずれもローベルの第２の状態と、第１の入力信
号がバイレベルで第２の入力信号がローレベルの第３の
状態とを有することを特徴とする出力回路。 - 【請求項８】 請求項７記載の出力回路において、前記
ディプリーション型ＮチャネルＭＯＳＦＥＴのゲート
を、前記エンハンスメント型ＰチャネルＭＯＳＦＥＴと
前記ディプリーション型ＮチャネルＭＯＳＦＥＴの前記
接続点に接続したことを特徴とする出力回路。 - 【請求項９】 請求項７記載の出力回路において、前記
ディプリーション型ＮチャネルＭＯＳＦＥＴのゲートを
前記第１の電源に接続したことを特徴とする出力回路。 - 【請求項１０】 請求項７記載の出力回路において、前
記ディプリーション型ＮチャネルＭＯＳＦＥＴのゲート
を前記第１の電源より低電位の電圧を発生する定電圧発
生回路に接続したことを特徴とする出力回路。 - 【請求項１１】 請求項７記載の出力回路において、前
記ディプリーション型ＮチャネルＭＯＳＦＥＴのゲート
に、前記第２の状態でハイレベルとなり前記第３の状態
でローレベルとなる第３の入力信号を供給することを特
徴とする出力回路。 - 【請求項１２】 第１の電源と第２の電源の間に、エン
ハンスメント型ＰチャネルＭＯＳＦＥＴとディプリーシ
ョン型ＮチャネルＭＯＳＦＥＴと第１のエンハンスメン
ト型ＮチャネルＭＯＳＦＥＴと第２のエンハンスメント
型ＮチャネルＭＯＳＦＥＴを前記の順序で直列接続した
回路を有し、前記第１のエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴの基板不純物濃度を前記第２のエンハンス
メント型ＮチャネルＭＯＳＦＥＴの基板不純物濃度もり
も低くして構成し、前記ディプリーション型Ｎチャネル
ＭＯＳＦＥＴと前記第１のエンハンスメント型Ｎチャネ
ルＭＯＳＦＥＴの接続点を出力端子と接続し、前記エン
ハンスメント型ＰチャネルＭＯＳＦＥのゲートに第１の
入力信号を供給し、前記第１のエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴのゲートを前記第１の電源に接続
し、前記第２のエンハンスメント型ＮチャネルＭＯＳＦ
ＥＴのゲートに第２の入力信号を供給し、かつ、前記第
１の入力信号と前記第２の入力信号がいずれもハイレベ
ルの第１の状態と、いずれもローレベルの第２の状態
と、第１の入力信号がハイレベルで第２の入力信号がロ
ーレベルの第３の状態を有することを特徴とする出力回
路。 - 【請求項１３】 請求項１２記載の出力回路において、
前記ディプリーション型ＮチャネルＭＯＳＦＥＴのゲー
トを、前記エンハンスメント型ＰチャネルＭＯＳＦＥＴ
と前記ディプリーション型ＮチャネルＭＯＳＦＥＴの接
続点に接続したことを特徴とする出力回路。 - 【請求項１４】 請求項１２記載の出力回路において、
前記ディプリーション型ＮチャネルＭＯＳＦＥＴのゲー
トを前記第１の電源に接続したことを特徴とする出力回
路。 - 【請求項１５】 請求項１２記載の出力回路において、
前記ディプリーション型ＮチャネルＭＯＳＦＥＴのゲー
トを前記第１の電源より低電位の電圧を発生する定電圧
発生回路に接続したことを特徴とする出力回路。 - 【請求項１６】 請求項１２記載の出力回路において、
前記ディプリーション型ＮチャネルＭＯＳＦＥＴのゲー
トに、前記第２の状態でハイレベルとなり前記第３の状
態でローレベルとなる第３の入力信号を供給することを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200737A JP2819950B2 (ja) | 1992-07-28 | 1992-07-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200737A JP2819950B2 (ja) | 1992-07-28 | 1992-07-28 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653809A JPH0653809A (ja) | 1994-02-25 |
| JP2819950B2 true JP2819950B2 (ja) | 1998-11-05 |
Family
ID=16429340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200737A Expired - Fee Related JP2819950B2 (ja) | 1992-07-28 | 1992-07-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819950B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3838482B2 (ja) * | 2000-10-30 | 2006-10-25 | 株式会社ルネサステクノロジ | 出力回路および入力回路 |
| JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ｉｏセル回路 |
-
1992
- 1992-07-28 JP JP4200737A patent/JP2819950B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653809A (ja) | 1994-02-25 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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