JP2674669B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MOSトランジスタを用いた基準電圧を発生
する半導体集積回路に関するものである。
する半導体集積回路に関するものである。
（従来の技術） 以下第７図を参照して、従来技術による半導体集積回
路について説明する。第７図は、従来技術による半導体
集積回路を示した回路図である。
路について説明する。第７図は、従来技術による半導体
集積回路を示した回路図である。
従来技術による半導体集積回路は、ＶCCベルの電源に
一端が接続された抵抗（20）と、この抵抗（20）の他端
に陽極が接続されたダイオード（21）と、このダイオー
ド（21）の陰極に陽極が接続され、陰極に０レベルの電
源が接続されたダイオード（22）とを備え、抵抗（20）
とダイオード（21）の接続点が出力端子に接続されてい
る。
一端が接続された抵抗（20）と、この抵抗（20）の他端
に陽極が接続されたダイオード（21）と、このダイオー
ド（21）の陰極に陽極が接続され、陰極に０レベルの電
源が接続されたダイオード（22）とを備え、抵抗（20）
とダイオード（21）の接続点が出力端子に接続されてい
る。
この様な半導体装置によれば、ダイオード（21），
（22）の順方向電圧降下をそれぞれＶF,VF′とすると、
出力端子にはＶFとＶF′の和が出力される。この様にし
て、出力端子にダイオードの順方向電圧降下ＶF以上の
電圧を出力したい時は、ダイオードを複数個直列接続し
て、そのダイオードの順方電圧降下の和で出力電圧を得
ていた。
（22）の順方向電圧降下をそれぞれＶF,VF′とすると、
出力端子にはＶFとＶF′の和が出力される。この様にし
て、出力端子にダイオードの順方向電圧降下ＶF以上の
電圧を出力したい時は、ダイオードを複数個直列接続し
て、そのダイオードの順方電圧降下の和で出力電圧を得
ていた。
（発明が解決しようとする課題） 上記の様な半導体集積回路では、出力端子にダイオー
ドの順方向電圧降下ＶF以上の電圧を出力したい時は、
ダイオードを複数個直列接続して、それらのダイオード
の順方向電圧降下の和で出力電圧を得ていた。しかしこ
の様なダイオードの順方向電圧降下ＶFは、製造工程お
けるバラツキがあり、又温度によっても変化してしま
う。この為、ダイオードを複数個直列接続して、それら
のダイオードの順方向電圧降下の和で出力電圧を得よう
とすると、直列接続した分、その変化は大きくなり、精
度の良い所望の出力電圧を得ることができない。
ドの順方向電圧降下ＶF以上の電圧を出力したい時は、
ダイオードを複数個直列接続して、それらのダイオード
の順方向電圧降下の和で出力電圧を得ていた。しかしこ
の様なダイオードの順方向電圧降下ＶFは、製造工程お
けるバラツキがあり、又温度によっても変化してしま
う。この為、ダイオードを複数個直列接続して、それら
のダイオードの順方向電圧降下の和で出力電圧を得よう
とすると、直列接続した分、その変化は大きくなり、精
度の良い所望の出力電圧を得ることができない。
本発明は、上記の様な問題点を緩和し、製造工程にお
けるバラツキ、及び温度による影響の少ない半導体集積
回路を提供することを目的とする。
けるバラツキ、及び温度による影響の少ない半導体集積
回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために本発明においては、半導体
基板と、この半導体基板に形成され、一端が第１の電位
に接続された負荷抵抗と、半導体基板に形成され、ソー
スに負荷抵抗の他端が接続され、ドレインに第１の電位
よりもより低電位の第２の電位が接続され、ゲートにド
レインが接続され、チャネル領域の不純物濃度と半導体
基板の不純物濃度が実質上同一であるＰチャネルMOSト
ランジスタと、負荷抵抗とソースとの接続点に接続され
た出力端子とを備えたことを特徴とする半導体集積回路
を提供する。
基板と、この半導体基板に形成され、一端が第１の電位
に接続された負荷抵抗と、半導体基板に形成され、ソー
スに負荷抵抗の他端が接続され、ドレインに第１の電位
よりもより低電位の第２の電位が接続され、ゲートにド
レインが接続され、チャネル領域の不純物濃度と半導体
基板の不純物濃度が実質上同一であるＰチャネルMOSト
ランジスタと、負荷抵抗とソースとの接続点に接続され
た出力端子とを備えたことを特徴とする半導体集積回路
を提供する。
（作用） この様な半導体集積回路によれば、出力端子には第２
の電位とMOSトランジスタのしきい値電圧の和が出力さ
れる。このMOSトランジスタは、チャネル領域と基板の
不純物濃度を同一にしている為に、しきい値電圧はダイ
オードの順方向電圧降下ＶFよりも高くなる。つまり、
出力端子にダイオードの順方向電圧降下ＶF以上の電圧
を出力したい時にも、ダイオードを複数個直列接続する
必要がなく、このMOSトランジスタを１つ接続すれば良
い。この為、複数個のダイオードの順方向電圧降下ＶF
に受けていた、製造工程におけるバラツキの影響を、１
つのMOSトランスタのしきい値電圧の変化のみにおさえ
ることができる。
の電位とMOSトランジスタのしきい値電圧の和が出力さ
れる。このMOSトランジスタは、チャネル領域と基板の
不純物濃度を同一にしている為に、しきい値電圧はダイ
オードの順方向電圧降下ＶFよりも高くなる。つまり、
出力端子にダイオードの順方向電圧降下ＶF以上の電圧
を出力したい時にも、ダイオードを複数個直列接続する
必要がなく、このMOSトランジスタを１つ接続すれば良
い。この為、複数個のダイオードの順方向電圧降下ＶF
に受けていた、製造工程におけるバラツキの影響を、１
つのMOSトランスタのしきい値電圧の変化のみにおさえ
ることができる。
（実施例） 以下第１図乃至第６図を参照して、本発明の実施例に
係る半導体集積回路を説明する。第１図は、本発明の第
１の実施例に係る半導体集積回路を示した回路図であ
る。
係る半導体集積回路を説明する。第１図は、本発明の第
１の実施例に係る半導体集積回路を示した回路図であ
る。
本発明によると半導体集積回路は、ＶCCレベルの電源
に接続された抵抗（１）と、この抵抗（１）にソースが
続され、ドレインに０レベルの電源が接続され、ゲート
がドレインに接続され、チャネル領域と基板の不純物濃
度が実質上同一であるMOSトランジスタ（以下“Ｉ−typ
eのMOSトランジスタ”と称す）（２）と、ソースに接続
された出力端子（３）とを備え、MOSトランジスタ
（２）のソースと基板は同電位になっている。
に接続された抵抗（１）と、この抵抗（１）にソースが
続され、ドレインに０レベルの電源が接続され、ゲート
がドレインに接続され、チャネル領域と基板の不純物濃
度が実質上同一であるMOSトランジスタ（以下“Ｉ−typ
eのMOSトランジスタ”と称す）（２）と、ソースに接続
された出力端子（３）とを備え、MOSトランジスタ
（２）のソースと基板は同電位になっている。
ここで、上述したＩ−TypeのMOSトランジスタを説明
する。第２図は、Ｉ−typeのMOSトランジスタを示した
断面図である、 この様なＩ−typeのMOSトランジスタは、ソース領域
（24）及びドレイン領域（25）を有する半導体基板（2
3）上に絶縁膜（26）が形成されている。更に、この絶
縁膜（26）上には、ゲート電極（27）が形成されてい
る。又、ソース領域（24）とドレイン領域（25）との間
のチャネル領域（28）には、不純物をイオン注入してい
ない。この為、チャネル領域（28）と半導体基板（23）
の不純物濃度は実質上同一となる。
する。第２図は、Ｉ−typeのMOSトランジスタを示した
断面図である、 この様なＩ−typeのMOSトランジスタは、ソース領域
（24）及びドレイン領域（25）を有する半導体基板（2
3）上に絶縁膜（26）が形成されている。更に、この絶
縁膜（26）上には、ゲート電極（27）が形成されてい
る。又、ソース領域（24）とドレイン領域（25）との間
のチャネル領域（28）には、不純物をイオン注入してい
ない。この為、チャネル領域（28）と半導体基板（23）
の不純物濃度は実質上同一となる。
この様な半導体集積回路によれば、出力端子（３）に
はＩ−typeのMOSトランジスタ（２）のしきい値電圧Vth
が出力される。このＩ−typeのMOSトランジスタ（２）
のしきい値電圧Vthは、チャネル領域に不純物をイオン
注入していない為に、ダイオードの順方向電圧降下ＶF
よりも高くなる。例えば、半導体基板（23）を不純物濃
度が３×1016/cm3のＮ型半導体基板、ゲート電極（27）
を酸化膜厚が150Åのn+poly Siゲートとすると、しきい
値電圧の値は約2Vとなる。
はＩ−typeのMOSトランジスタ（２）のしきい値電圧Vth
が出力される。このＩ−typeのMOSトランジスタ（２）
のしきい値電圧Vthは、チャネル領域に不純物をイオン
注入していない為に、ダイオードの順方向電圧降下ＶF
よりも高くなる。例えば、半導体基板（23）を不純物濃
度が３×1016/cm3のＮ型半導体基板、ゲート電極（27）
を酸化膜厚が150Åのn+poly Siゲートとすると、しきい
値電圧の値は約2Vとなる。
この為、出力端子（３）にダイオードの順方向電圧降
下ＶF以上の電圧を出力したい時も、ダイオードを複数
個直列接続する必要がなくこのＩ−typeのMOSトランジ
スタ（２）を１つ接続すれば良い。この為、複数個のダ
イオードの順方向電圧降下ＶFに受けていた、製造工程
におけるバラツキ、及び温度による影響を、１つのＩ−
typeのMOSトランジスタ（２）のしきい値電圧Vthの変化
のみにおさえられる。
下ＶF以上の電圧を出力したい時も、ダイオードを複数
個直列接続する必要がなくこのＩ−typeのMOSトランジ
スタ（２）を１つ接続すれば良い。この為、複数個のダ
イオードの順方向電圧降下ＶFに受けていた、製造工程
におけるバラツキ、及び温度による影響を、１つのＩ−
typeのMOSトランジスタ（２）のしきい値電圧Vthの変化
のみにおさえられる。
更にＩ−typeのMOSトランジスタ（２）は、イオン注
入のプロセスを行なわない為に、製造工程におけるしき
い値電圧Vthのバラツキは小さくなる。
入のプロセスを行なわない為に、製造工程におけるしき
い値電圧Vthのバラツキは小さくなる。
第３図は、本発明の第２の実施例に係る半導体集積回
路を示した回路図である。第２図に示した番号は第１図
に対応している。
路を示した回路図である。第２図に示した番号は第１図
に対応している。
本発明による半導体集積回路は、第１図に示したＩ−
typeのMOSトランジスタ（２）に基板バイアスを加え、
しきい値電圧Vthを変えることができる様にしたもので
ある。
typeのMOSトランジスタ（２）に基板バイアスを加え、
しきい値電圧Vthを変えることができる様にしたもので
ある。
この様な半導体集積回路によれば、第１の実施例と同
様な効果が得られ、更にＩ−typeのMOSトランジスタ
（２）の基板バイアスを変えることにより、しきい値電
圧Vthを変化させ、任意の出力電圧を得ることができ
る、 尚、第４図にこのＩ−typeのMOSトランジスタの基板
バイアスとしきい値電圧の関係を示す。
様な効果が得られ、更にＩ−typeのMOSトランジスタ
（２）の基板バイアスを変えることにより、しきい値電
圧Vthを変化させ、任意の出力電圧を得ることができ
る、 尚、第４図にこのＩ−typeのMOSトランジスタの基板
バイアスとしきい値電圧の関係を示す。
更に、Ｉ−typeのMOSトランジスタ（２）のソースと
出力端子（３）の間に抵抗を接続することにより、抵抗
に生じた電圧降下分、出力電圧を更に調節することがで
きる。
出力端子（３）の間に抵抗を接続することにより、抵抗
に生じた電圧降下分、出力電圧を更に調節することがで
きる。
更に又、本実施例ではＶCCレベルの電源に抵抗（１）
を接続しているが、負荷MOSトランジスタで置き換えて
も同様な効果が得られる。
を接続しているが、負荷MOSトランジスタで置き換えて
も同様な効果が得られる。
第５図は、本発明と従来技術による出力電圧の温度変
化を示したグラフである。グラフ中の点線はダイオー
ドを１つ接続した場合、点線はダイオードを２つの直
列接続した場合、点線はダイオードを３つ直列接続し
た場合、実線はＩ−typeのMOSトランジスタを１つ接続
した場合を示している。尚、夫々のダイオードの順方向
電圧降下ＶFは300Kで1V、Ｉ−typeのMOSトランジスタの
しきい値電圧Vthは300Kで3Vとしている。
化を示したグラフである。グラフ中の点線はダイオー
ドを１つ接続した場合、点線はダイオードを２つの直
列接続した場合、点線はダイオードを３つ直列接続し
た場合、実線はＩ−typeのMOSトランジスタを１つ接続
した場合を示している。尚、夫々のダイオードの順方向
電圧降下ＶFは300Kで1V、Ｉ−typeのMOSトランジスタの
しきい値電圧Vthは300Kで3Vとしている。
まず点線を比較すると、ダイオードの数を増や
していくと温度変化が大きくなっていることがわかる。
更に、点線と実線を比較すると、実線の方が点線よ
り温度変化の小さいことがわかる。
していくと温度変化が大きくなっていることがわかる。
更に、点線と実線を比較すると、実線の方が点線よ
り温度変化の小さいことがわかる。
第６図は、本発明の第２の実施例に係る半導体集積回
路を用いた内部電源電圧発生回路を示した回路図であ
る。第６図に示した番号は、第３図に対応している。
路を用いた内部電源電圧発生回路を示した回路図であ
る。第６図に示した番号は、第３図に対応している。
本実施例の内部電源電圧発生回路は、第２図に示した
半導体集積回路からなる基準電圧発生回路（13）と、こ
の基準電圧発生回路（13）の出力端子に接続された電源
電圧発生回路（14）とを備えている。
半導体集積回路からなる基準電圧発生回路（13）と、こ
の基準電圧発生回路（13）の出力端子に接続された電源
電圧発生回路（14）とを備えている。
電源電圧発生回路（14）は、ＶCCレベルの電源にソー
スが接続されたＰチャネルトランジスタ（４），
（５），（６）と、Ｐチャネルトランジスタ（５），
（６）のそれぞれのドレインにドレインが接続されたＮ
チャネルトランジスタ（７），（８）と、Ｎチャネルト
ランジスタ（７）のソースにドレインが接続されたＮチ
ャネルトランジスタ（９）と、Ｎチャネルトランジスタ
（９）のソースにドレインが接続され、０レベルの電源
にソースが接続されたＮチャネルトランジスタ（10）
と、Ｐチャネルトランジスタ（４）のドレインとＮチャ
ネルトランジスタ（８）のゲート間に接続された抵抗
（11）と、Ｎチャネルトランジスタ（８）のゲートと０
レベルの電源間に接続された抵抗（12）とを備えてい
る。
スが接続されたＰチャネルトランジスタ（４），
（５），（６）と、Ｐチャネルトランジスタ（５），
（６）のそれぞれのドレインにドレインが接続されたＮ
チャネルトランジスタ（７），（８）と、Ｎチャネルト
ランジスタ（７）のソースにドレインが接続されたＮチ
ャネルトランジスタ（９）と、Ｎチャネルトランジスタ
（９）のソースにドレインが接続され、０レベルの電源
にソースが接続されたＮチャネルトランジスタ（10）
と、Ｐチャネルトランジスタ（４）のドレインとＮチャ
ネルトランジスタ（８）のゲート間に接続された抵抗
（11）と、Ｎチャネルトランジスタ（８）のゲートと０
レベルの電源間に接続された抵抗（12）とを備えてい
る。
更に、Ｐチャネルトランジスタ（４）のゲートはＰチ
ャネルトランジスタ（５）のドレインに接続され、Ｎチ
ャネルトランジスタ（７），（８）のソース、Ｐチャネ
ルトランジスタ（５），（６）,Nチャネルトランジスタ
（９），（10）のゲートは共通である。又、Ｐチャネル
トランジスタ（６）のドレインとゲートは接続され、Ｐ
チャネルトランジスタ（４）のドレインと抵抗（11）の
接続点に出力端子が接続されている。
ャネルトランジスタ（５）のドレインに接続され、Ｎチ
ャネルトランジスタ（７），（８）のソース、Ｐチャネ
ルトランジスタ（５），（６）,Nチャネルトランジスタ
（９），（10）のゲートは共通である。又、Ｐチャネル
トランジスタ（６）のドレインとゲートは接続され、Ｐ
チャネルトランジスタ（４）のドレインと抵抗（11）の
接続点に出力端子が接続されている。
この様な内部電源電圧発生回路は、基準電圧発生回路
（13）の出力端子（３）が電源電圧発生回路（14）のＮ
チャネルトランジスタ（７）のゲートに接続されてい
る。この為、基準電圧発生回路（13）の出力電圧は、Ｎ
チャネルトランジスタ（７）のしきい値電圧より高くな
くては電源電圧発生回路（14）は動作をしない。
（13）の出力端子（３）が電源電圧発生回路（14）のＮ
チャネルトランジスタ（７）のゲートに接続されてい
る。この為、基準電圧発生回路（13）の出力電圧は、Ｎ
チャネルトランジスタ（７）のしきい値電圧より高くな
くては電源電圧発生回路（14）は動作をしない。
この様な場合に、本発明による半導体集積回路を基準
電圧回路（13）に用いることにより、第２の実施例と同
様な効果を得ることができ、基準電圧発生回路（13）の
出力端子にはＮチャネルトランジスタ（７）のしきい値
電圧以上の電圧を出力することができる。
電圧回路（13）に用いることにより、第２の実施例と同
様な効果を得ることができ、基準電圧発生回路（13）の
出力端子にはＮチャネルトランジスタ（７）のしきい値
電圧以上の電圧を出力することができる。
［発明の効果］ 以上詳述した様に本発明によれば、製造工程における
バラツキ、及び温度による影響の少ない基準電圧を発生
する半導体集積回路を供給することができる。
バラツキ、及び温度による影響の少ない基準電圧を発生
する半導体集積回路を供給することができる。
第１図は本発明の第１の実施例に係る半導体集積回路を
示した回路図、第２図はＩ−typeのMOSトランジスタを
示した断面図、第３図は本発明の第２の実施例に係る半
導体集積回路を示した回路図、第４図はＩ−typeのMOS
トランジスタの基板バイアスとしきい値電圧の関係を示
したグラフ、第５図は本発明と従来技術による半導体集
積回路の出力電圧の温度変化を示したグラフ、第６図は
本発明の第２の実施例に係る半導体集積回路を用いた内
部電源電圧発生回路を示した回路図、第７図は従来技術
による半導体集積回路を示した回路図である。 １……抵抗、 ２……Ｉ−typeのMOSトランジスタ、 ３……出力端子、 14……電源電圧発生回路、 23……半導体基板、 28……チャネル領域。
示した回路図、第２図はＩ−typeのMOSトランジスタを
示した断面図、第３図は本発明の第２の実施例に係る半
導体集積回路を示した回路図、第４図はＩ−typeのMOS
トランジスタの基板バイアスとしきい値電圧の関係を示
したグラフ、第５図は本発明と従来技術による半導体集
積回路の出力電圧の温度変化を示したグラフ、第６図は
本発明の第２の実施例に係る半導体集積回路を用いた内
部電源電圧発生回路を示した回路図、第７図は従来技術
による半導体集積回路を示した回路図である。 １……抵抗、 ２……Ｉ−typeのMOSトランジスタ、 ３……出力端子、 14……電源電圧発生回路、 23……半導体基板、 28……チャネル領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−145712（ＪＰ，Ａ) 徳山巍著「エレクトロニクス技術全書 ［３］ＭＯＳデバイス」、昭和57年１月 20、工業調査会発行、Ｐ．191〜Ｐ．201
Claims (2)
- 【請求項１】半導体基板と、 この半導体基板に形成され、一端が第１の電位に接続さ
れた負荷抵抗と、 前記半導体基板に形成され、ソースに前記負荷抵抗の他
端が接続され、ドレインに前記第１の電位よりもより低
電位の第２の電位が接続され、ゲートに前記ドレインが
接続され、チャネル領域の不純物濃度と前記半導体基板
の不純物濃度が実質上同一であるＰチャネルMOSトラン
ジスタと、 前記負荷抵抗と前記ソースとの接続点に接続された出力
端子と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】半導体基板と、 この半導体基板に形成され、一端が第１の電位に接続さ
れた負荷抵抗と、 前記半導体基板に形成され、ソースに前記負荷抵抗の他
端が接続され、ドレインに前記第１の電位よりもより低
電位の第２の電位が接続され、ゲートに前記ドレインが
接続され、チャネル領域の不純物濃度と前記半導体基板
の不純物濃度が実質上同一であるＰチャネルMOSトラン
ジスタと、 前記負荷抵抗と前記ソースとの接続点に接続され、前記
接続点の電位を基準電位とし、この基準電位により所定
の動作を行う電子回路と、 を備えたことを特徴とする半導体集積回路。
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