JPH0621346A - 集積型のリニア高電圧デバイス - Google Patents
集積型のリニア高電圧デバイスInfo
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- JPH0621346A JPH0621346A JP9958393A JP9958393A JPH0621346A JP H0621346 A JPH0621346 A JP H0621346A JP 9958393 A JP9958393 A JP 9958393A JP 9958393 A JP9958393 A JP 9958393A JP H0621346 A JPH0621346 A JP H0621346A
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- 230000005669 field effect Effects 0.000 claims abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 3
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 3
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 3
- 239000010703 silicon Substances 0.000 claims abstract description 3
- 230000015556 catabolic process Effects 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 108091008695 photoreceptors Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 2
- 235000009917 Crataegus X brevipes Nutrition 0.000 description 1
- 235000013204 Crataegus X haemacarpa Nutrition 0.000 description 1
- 235000009685 Crataegus X maligna Nutrition 0.000 description 1
- 235000009444 Crataegus X rubrocarnea Nutrition 0.000 description 1
- 235000009486 Crataegus bullatus Nutrition 0.000 description 1
- 235000017181 Crataegus chrysocarpa Nutrition 0.000 description 1
- 235000009682 Crataegus limnophila Nutrition 0.000 description 1
- 235000004423 Crataegus monogyna Nutrition 0.000 description 1
- 240000000171 Crataegus monogyna Species 0.000 description 1
- 235000002313 Crataegus paludosa Nutrition 0.000 description 1
- 235000009840 Crataegus x incaedua Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 108020003175 receptors Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 キャパシタンスが著しく低い集積型リニア高
電圧デバイスと、該デバイスのための入力保護回路であ
ってこの保護回路とデバイスの両方を１枚のチップ上に
製造できるような直流漏洩の著しく低い保護回路とを提
供することを目的とする。 【構成】 高い電圧を取り扱う集積型リニア高電圧デバ
イスは、アースにも電源にも接続されないフローティン
グ基体を有するｎチャンネルＭＯＳＦＥＴ又はｐチャン
ネルＭＯＳＦＥＴを備えている。更に、このデバイス
は、漏洩の著しく少ない入力保護回路も有しており、こ
れにより上記デバイスは、入力漏洩電流が著しく低いこ
とを必要とする高感度の回路と共に使用することができ
る。
電圧デバイスと、該デバイスのための入力保護回路であ
ってこの保護回路とデバイスの両方を１枚のチップ上に
製造できるような直流漏洩の著しく低い保護回路とを提
供することを目的とする。 【構成】 高い電圧を取り扱う集積型リニア高電圧デバ
イスは、アースにも電源にも接続されないフローティン
グ基体を有するｎチャンネルＭＯＳＦＥＴ又はｐチャン
ネルＭＯＳＦＥＴを備えている。更に、このデバイス
は、漏洩の著しく少ない入力保護回路も有しており、こ
れにより上記デバイスは、入力漏洩電流が著しく低いこ
とを必要とする高感度の回路と共に使用することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、集積型のリニア高電圧
デバイスに係る。
デバイスに係る。
【０００２】
【発明の構成】本発明の目的は、キャパシタンスが著し
く低い集積型リニア高電圧デバイスを提供することであ
る。
く低い集積型リニア高電圧デバイスを提供することであ
る。
【０００３】本発明の別の目的は、上記集積型リニア高
電圧デバイスのための直流漏洩が著しく低い入力保護回
路であって、保護回路とデバイスの両方を１つのチップ
上に製造できるような入力保護回路を提供することであ
る。
電圧デバイスのための直流漏洩が著しく低い入力保護回
路であって、保護回路とデバイスの両方を１つのチップ
上に製造できるような入力保護回路を提供することであ
る。
【０００４】本発明の他の目的は、添付図面を参照した
以下の詳細な説明より明らかとなろう。
以下の詳細な説明より明らかとなろう。
【０００５】
【実施例】図１には集積型リニア高電圧デバイスが示さ
れている。高電圧ｎチャンネルＭＯＳＦＥＴ（金属酸化
物シリコン電界効果トランジスタ）１２のソース１４
は、抵抗Ｒ1 を介して電源ＶSS（基体電源）へ接続され
ている。以下、トランジスタという用語を使用するとき
には、ｎチャンネルＭＯＳＦＥＴを指すものとする。電
源ＶSSは０ボルトないし−１７００ボルトの範囲であ
る。ドレインは、ＶSSに対して０ボルトに保持される。
本発明の重要な特徴は、トランジスタ１２の基体１８が
「フローティング」である点である。「フローティン
グ」とは、ここでは基体１８が電源にもアースにも接続
されていないことを意味するものとする。基体１８をフ
ローティングにすることによりソース１４を基体１８に
接続して（ノード２２）、リニアソースホロワトランジ
スタを形成することができる。この構成はトランジスタ
１２をその飽和領域へともっていき、０からＶSSまでの
全電圧範囲にわたってほぼ１の利得で回路を動作できる
ようにする。このデバイスは、高いリニア性及び高い精
度を有する。リニア性を得るためには、「本体効果」を
取り除かなければならない。「本体効果」とは、トラン
ジスタ１２の基体１８とソース１４との間のポテンシャ
ルであって、トランジスタのスレッシュホールド電圧を
シフトさせ、非リニア性を高めるものである。この構成
では、本体効果を排除するために、トランジスタ１２の
ソース１４が、フローティングである基体１８に接続さ
れている。
れている。高電圧ｎチャンネルＭＯＳＦＥＴ（金属酸化
物シリコン電界効果トランジスタ）１２のソース１４
は、抵抗Ｒ1 を介して電源ＶSS（基体電源）へ接続され
ている。以下、トランジスタという用語を使用するとき
には、ｎチャンネルＭＯＳＦＥＴを指すものとする。電
源ＶSSは０ボルトないし−１７００ボルトの範囲であ
る。ドレインは、ＶSSに対して０ボルトに保持される。
本発明の重要な特徴は、トランジスタ１２の基体１８が
「フローティング」である点である。「フローティン
グ」とは、ここでは基体１８が電源にもアースにも接続
されていないことを意味するものとする。基体１８をフ
ローティングにすることによりソース１４を基体１８に
接続して（ノード２２）、リニアソースホロワトランジ
スタを形成することができる。この構成はトランジスタ
１２をその飽和領域へともっていき、０からＶSSまでの
全電圧範囲にわたってほぼ１の利得で回路を動作できる
ようにする。このデバイスは、高いリニア性及び高い精
度を有する。リニア性を得るためには、「本体効果」を
取り除かなければならない。「本体効果」とは、トラン
ジスタ１２の基体１８とソース１４との間のポテンシャ
ルであって、トランジスタのスレッシュホールド電圧を
シフトさせ、非リニア性を高めるものである。この構成
では、本体効果を排除するために、トランジスタ１２の
ソース１４が、フローティングである基体１８に接続さ
れている。
【０００６】最適なリニア性を得ることが強く望まれ
る。最適なリニア性を得るためには、リニア性に貢献す
る高電圧抵抗Ｒ1 を使用することが所望される。この特
定の用途において、好ましい抵抗は、参考としてここに
取り上げる「薄膜集積回路抵抗(Thin Film Integrated
circuit resistor) 」（共通の譲受人）と題する米国特
許出願第０７／５１３，６９７号（Ｄ／８９０９３）に
開示されたものである。この集積抵抗は、抵抗ブロック
内の電荷キャリア密度に対する基体のバイアス電圧（基
体バイアス電圧）に関連した電界の作用を排除するもの
である。これは、ひいては、非常にリニアな抵抗を形成
する。
る。最適なリニア性を得るためには、リニア性に貢献す
る高電圧抵抗Ｒ1 を使用することが所望される。この特
定の用途において、好ましい抵抗は、参考としてここに
取り上げる「薄膜集積回路抵抗(Thin Film Integrated
circuit resistor) 」（共通の譲受人）と題する米国特
許出願第０７／５１３，６９７号（Ｄ／８９０９３）に
開示されたものである。この集積抵抗は、抵抗ブロック
内の電荷キャリア密度に対する基体のバイアス電圧（基
体バイアス電圧）に関連した電界の作用を排除するもの
である。これは、ひいては、非常にリニアな抵抗を形成
する。
【０００７】たとえこのデバイスが高度なリニア性を有
していても、高電圧においてトランジスタを保護すると
いう問題がある。トランジスタ１２のゲート１６に急激
な入力電圧が印加されたときには、ノード２２とＶSSと
の間にモールドされ得るソースキャパシタンスＣ1 が充
電を開始する。最悪の場合、入力電圧が印加される前
に、基体に接続されたソース電圧はＶSSにある。ソース
キャパシタンスＣ1 が充電を開始すると、ソース電圧
（ノード２２）が増加し始め、理論的にソース電圧は結
局のところ入力電圧に近い電圧まで上昇する。しかしな
がら、ソースキャパシタンスＣ1 の充電率は低いので、
ソース電圧は急激に入力電圧まで増加することがなく、
それ故、最初は、ゲート１６とソース１４との間の電圧
差は非常に大きい（例えば、−１７００ボルト）。この
電圧差の範囲においては、ゲート１６の誘電体酸化物が
破壊し、トランジスタ１２を破壊するような永久的なブ
レークダウンを生じる。このブレークダウンは６０ない
し９０ボルトの電圧で生じる。トランジスタ１２を高電
圧破壊から保護するために、保護回路が必要になる。
していても、高電圧においてトランジスタを保護すると
いう問題がある。トランジスタ１２のゲート１６に急激
な入力電圧が印加されたときには、ノード２２とＶSSと
の間にモールドされ得るソースキャパシタンスＣ1 が充
電を開始する。最悪の場合、入力電圧が印加される前
に、基体に接続されたソース電圧はＶSSにある。ソース
キャパシタンスＣ1 が充電を開始すると、ソース電圧
（ノード２２）が増加し始め、理論的にソース電圧は結
局のところ入力電圧に近い電圧まで上昇する。しかしな
がら、ソースキャパシタンスＣ1 の充電率は低いので、
ソース電圧は急激に入力電圧まで増加することがなく、
それ故、最初は、ゲート１６とソース１４との間の電圧
差は非常に大きい（例えば、−１７００ボルト）。この
電圧差の範囲においては、ゲート１６の誘電体酸化物が
破壊し、トランジスタ１２を破壊するような永久的なブ
レークダウンを生じる。このブレークダウンは６０ない
し９０ボルトの電圧で生じる。トランジスタ１２を高電
圧破壊から保護するために、保護回路が必要になる。
【０００８】これまで、保護回路にはある程度の直流入
力漏れ電流があった。以下、直流入力漏れ電流を漏洩電
流と称する。通常、多くの回路設計では漏洩電流は問題
にならない。しかしながら、接触式静電電圧計のような
ある高感度の回路設計では、漏洩電流が重大な問題とな
る。接触式静電電圧計では、接触手段が漏洩電流を引き
出してはならない。例えば、図２を参照すれば、定常的
な場合に、接触手段２８がゼログラフィックプリンタの
ホトレセプタ３０の表面に接触するときには、接触手段
２８はホトレセプタ上の像の電荷パターンを乱してはな
らない。漏洩電流のある静電電圧計がホトレセプタ３０
に接触する場合には、ホトレセプタ上の像の電荷が漏洩
電流により静電電圧計へと移動を開始し、それ故、像が
不鮮明になる。
力漏れ電流があった。以下、直流入力漏れ電流を漏洩電
流と称する。通常、多くの回路設計では漏洩電流は問題
にならない。しかしながら、接触式静電電圧計のような
ある高感度の回路設計では、漏洩電流が重大な問題とな
る。接触式静電電圧計では、接触手段が漏洩電流を引き
出してはならない。例えば、図２を参照すれば、定常的
な場合に、接触手段２８がゼログラフィックプリンタの
ホトレセプタ３０の表面に接触するときには、接触手段
２８はホトレセプタ上の像の電荷パターンを乱してはな
らない。漏洩電流のある静電電圧計がホトレセプタ３０
に接触する場合には、ホトレセプタ上の像の電荷が漏洩
電流により静電電圧計へと移動を開始し、それ故、像が
不鮮明になる。
【０００９】この問題を回避するために、漏洩電流はで
きるだけ低くしなければならない。ＰＨメータや静電電
圧計のような高感度の回路においては、漏洩入力電流を
ピコアンペア又は好ましくはフェムトアンペアの範囲ま
で下げることが強く要望される。
きるだけ低くしなければならない。ＰＨメータや静電電
圧計のような高感度の回路においては、漏洩入力電流を
ピコアンペア又は好ましくはフェムトアンペアの範囲ま
で下げることが強く要望される。
【００１０】この設計の保護回路は上記の問題を克服
し、漏洩電流はピコアンペアの範囲となる。高電圧トラ
ンジスタ１２のフローティング基体１８はオンチップ保
護回路を設計する技術を提供する上で重要な要因とな
る。これは入力漏洩電流が著しく低い小型のオンチップ
ツェナーダイオードを用いることによって達成される。
し、漏洩電流はピコアンペアの範囲となる。高電圧トラ
ンジスタ１２のフローティング基体１８はオンチップ保
護回路を設計する技術を提供する上で重要な要因とな
る。これは入力漏洩電流が著しく低い小型のオンチップ
ツェナーダイオードを用いることによって達成される。
【００１１】本発明の保護回路２５は２つのツェナーダ
イオードＤ1 （３０，０００平方ミクロン）及びＤ
2 （１８，０００平方ミクロン）より成り、両ダイオー
ドのブレークダウン電圧は１８Ｖないし２５Ｖの範囲で
ある。又、保護回路２５は、４Ｋオームないし２０Ｋオ
ームの範囲の抵抗値を有する抵抗Ｒ2 も備えている。こ
の抵抗Ｒ2 はダイオードＤ1 及びＤ2 のカソード間に接
続されている。又、ダイオードＤ1 のカソードは入力ラ
イン２６にも接続され、そしてダイオードＤ2 のカソー
ドはトランジスタ１２のゲート１６にも接続されてい
る。ダイオードＤ1 及びＤ2 のアノードは両方ともトラ
ンジスタ１２のソース１４に接続されている。この構成
において、入力ライン２６の電圧は０ボルトないし−１
７００ボルトの範囲で変化し、そして−１８Ｖないし−
２５Ｖの範囲を越える入力電圧はダイオードＤ1 及びＤ
2 によってクランプされる。印加電圧（−１７００ボル
ト）に比して、これらツェナーダイオードのサイズは非
常に小さいものである。これは、トランジスタ１２のフ
ローティング基体によって可能となる。ソース１４がフ
ローティング基体１８に接続されているので、ゲート１
６とソース１４との間の電圧差が単一のダイオードのツ
ェナーブレークダウン電圧（１８Ｖないし２５Ｖ）を越
えることはない。それ故、本発明では、ブレークダウン
電圧の範囲（１８Ｖないし２５Ｖ）の電圧差を取り扱う
ことのできる２つの小さなダイオードが使用される。基
体がＶSSに接続されそしてソースが基体に接続された従
来のトランジスタにおいては、０ボルトの入力とソース
電圧との間の電圧差が−１７００ボルトになる。この範
囲をクランプし、その電圧に耐えられるようにするため
に、保護回路２５よりも更に複雑な構成において更に大
きなダイオード（この実施例のダイオードより１００倍
も大きい）を用いてデバイスが保護されている。この大
きなダイオードは、接合面積の大きなダイオードと称す
ることを理解されたい。しかしながら、トランジスタ１
２はフローティング基体であるために、本発明の保護回
路２５の設計では非常に小さなダイオードが使用され
る。従って、この保護回路は、集積型リニア高電圧デバ
イスと共に１つのチップ上に製造できるコンパクトな回
路である。
イオードＤ1 （３０，０００平方ミクロン）及びＤ
2 （１８，０００平方ミクロン）より成り、両ダイオー
ドのブレークダウン電圧は１８Ｖないし２５Ｖの範囲で
ある。又、保護回路２５は、４Ｋオームないし２０Ｋオ
ームの範囲の抵抗値を有する抵抗Ｒ2 も備えている。こ
の抵抗Ｒ2 はダイオードＤ1 及びＤ2 のカソード間に接
続されている。又、ダイオードＤ1 のカソードは入力ラ
イン２６にも接続され、そしてダイオードＤ2 のカソー
ドはトランジスタ１２のゲート１６にも接続されてい
る。ダイオードＤ1 及びＤ2 のアノードは両方ともトラ
ンジスタ１２のソース１４に接続されている。この構成
において、入力ライン２６の電圧は０ボルトないし−１
７００ボルトの範囲で変化し、そして−１８Ｖないし−
２５Ｖの範囲を越える入力電圧はダイオードＤ1 及びＤ
2 によってクランプされる。印加電圧（−１７００ボル
ト）に比して、これらツェナーダイオードのサイズは非
常に小さいものである。これは、トランジスタ１２のフ
ローティング基体によって可能となる。ソース１４がフ
ローティング基体１８に接続されているので、ゲート１
６とソース１４との間の電圧差が単一のダイオードのツ
ェナーブレークダウン電圧（１８Ｖないし２５Ｖ）を越
えることはない。それ故、本発明では、ブレークダウン
電圧の範囲（１８Ｖないし２５Ｖ）の電圧差を取り扱う
ことのできる２つの小さなダイオードが使用される。基
体がＶSSに接続されそしてソースが基体に接続された従
来のトランジスタにおいては、０ボルトの入力とソース
電圧との間の電圧差が−１７００ボルトになる。この範
囲をクランプし、その電圧に耐えられるようにするため
に、保護回路２５よりも更に複雑な構成において更に大
きなダイオード（この実施例のダイオードより１００倍
も大きい）を用いてデバイスが保護されている。この大
きなダイオードは、接合面積の大きなダイオードと称す
ることを理解されたい。しかしながら、トランジスタ１
２はフローティング基体であるために、本発明の保護回
路２５の設計では非常に小さなダイオードが使用され
る。従って、この保護回路は、集積型リニア高電圧デバ
イスと共に１つのチップ上に製造できるコンパクトな回
路である。
【００１２】ツェナーブレークダウン電圧（１８Ｖない
し２５Ｖ）より高い電圧が入力ライン２６に印加された
ときには、ダイオードＤ1 及びＤ2 がその入力電圧をク
ランプする。入力ライン２６に高電圧を印加することに
より、フローティングノード（基体に接続されたソー
ス）とＶSSとの間にあるソースキャパシタンスＣ1 が充
電を開始する。ソースキャパシタンスＣ1 が充電する間
に、ツェナーダイオードＤ1 及びＤ2 はそれらのブレー
クダウン領域にある。ダイオードＤ2 より大きいダイオ
ードＤ1 は高い入力電圧を受け取り、それをクランプす
る。
し２５Ｖ）より高い電圧が入力ライン２６に印加された
ときには、ダイオードＤ1 及びＤ2 がその入力電圧をク
ランプする。入力ライン２６に高電圧を印加することに
より、フローティングノード（基体に接続されたソー
ス）とＶSSとの間にあるソースキャパシタンスＣ1 が充
電を開始する。ソースキャパシタンスＣ1 が充電する間
に、ツェナーダイオードＤ1 及びＤ2 はそれらのブレー
クダウン領域にある。ダイオードＤ2 より大きいダイオ
ードＤ1 は高い入力電圧を受け取り、それをクランプす
る。
【００１３】各ダイオードはそれに対応する直列抵抗を
有している。これらダイオードがブレークダウン領域に
ある間に、これらダイオードを通って流れる電流により
それに対応する電圧が直列抵抗にかかる。ブレークダウ
ン電圧と直列抵抗間の電圧降下との総和が、図２に示す
ように、ダイオードＤ1 及びＤ2 の２つの端子間に現れ
る。ダイオードＤ1 は、電流が２アンペア程度でありそ
して０オームないし３０オームの範囲の直列抵抗をもつ
ように設計される。ダイオードＤ2 は、電流が２ミリア
ンペア以下でありそして３０オームないし１５０オーム
の範囲の直列抵抗を有するように設計される。このダイ
オードＤ1 の直列抵抗に流れる電流は、１００ボルト
（ブレークダウン電圧２５＋直列抵抗間の電圧７５）程
度の電圧をダイオードＤ1 間に生じさせ、これは抵抗Ｒ
2 及びダイオードＤ2 が存在しない場合にトランジスタ
を破壊するに充分なほど高い。抵抗Ｒ2 及びダイオード
Ｄ2をもつことにより、抵抗Ｒ2 に流れる電流が抵抗Ｒ
2 に電圧降下を生じさせ、これにより、入力電圧を３０
ボルト程度（ブレークダウン電圧２５＋直列抵抗間の電
圧５）に低下させる。ダイオードＤ2 に印加されるこの
低下された電圧はまだツェナーブレークダウン電圧より
も高く、それ故、このダイオードをブレークダウン領域
に入れる。ダイオードＤ2 はダイオードＤ1 よりも小さ
くそしてダイオードＤ2 は低い電圧をクランプするの
で、ほとんど電流を引き出さない。ダイオードＤ2 の直
列抵抗に流れる電流により、このダイオードには、トラ
ンジスタに害を及ぼさない程度の低い電圧しか生じな
い。
有している。これらダイオードがブレークダウン領域に
ある間に、これらダイオードを通って流れる電流により
それに対応する電圧が直列抵抗にかかる。ブレークダウ
ン電圧と直列抵抗間の電圧降下との総和が、図２に示す
ように、ダイオードＤ1 及びＤ2 の２つの端子間に現れ
る。ダイオードＤ1 は、電流が２アンペア程度でありそ
して０オームないし３０オームの範囲の直列抵抗をもつ
ように設計される。ダイオードＤ2 は、電流が２ミリア
ンペア以下でありそして３０オームないし１５０オーム
の範囲の直列抵抗を有するように設計される。このダイ
オードＤ1 の直列抵抗に流れる電流は、１００ボルト
（ブレークダウン電圧２５＋直列抵抗間の電圧７５）程
度の電圧をダイオードＤ1 間に生じさせ、これは抵抗Ｒ
2 及びダイオードＤ2 が存在しない場合にトランジスタ
を破壊するに充分なほど高い。抵抗Ｒ2 及びダイオード
Ｄ2をもつことにより、抵抗Ｒ2 に流れる電流が抵抗Ｒ
2 に電圧降下を生じさせ、これにより、入力電圧を３０
ボルト程度（ブレークダウン電圧２５＋直列抵抗間の電
圧５）に低下させる。ダイオードＤ2 に印加されるこの
低下された電圧はまだツェナーブレークダウン電圧より
も高く、それ故、このダイオードをブレークダウン領域
に入れる。ダイオードＤ2 はダイオードＤ1 よりも小さ
くそしてダイオードＤ2 は低い電圧をクランプするの
で、ほとんど電流を引き出さない。ダイオードＤ2 の直
列抵抗に流れる電流により、このダイオードには、トラ
ンジスタに害を及ぼさない程度の低い電圧しか生じな
い。
【００１４】ソースキャパシタンスＣ1 がある電圧に充
電するまでダイオードＤ1 及びＤ2に電流が流れ、この
電圧（ソース電圧）と入力電圧との間の差はツェナーブ
レークダウン電圧よりも低くなり、これにより、ダイオ
ードＤ1 及びＤ2 がオフにされる。ダイオードがオフに
されると、その入力漏洩電流はピコアンペアの範囲とな
る。この著しく低い漏洩電流は、この設計に使用するダ
イオードのサイズが小さいことによるものである。ダイ
オードの漏洩電流はその接合面積に比例し、接合面積が
小さいほど、漏洩電流が小さくなる。この設計では、相
当に小さなダイオードが使用されるので、漏洩電流も甚
だしく低いものとなる。
電するまでダイオードＤ1 及びＤ2に電流が流れ、この
電圧（ソース電圧）と入力電圧との間の差はツェナーブ
レークダウン電圧よりも低くなり、これにより、ダイオ
ードＤ1 及びＤ2 がオフにされる。ダイオードがオフに
されると、その入力漏洩電流はピコアンペアの範囲とな
る。この著しく低い漏洩電流は、この設計に使用するダ
イオードのサイズが小さいことによるものである。ダイ
オードの漏洩電流はその接合面積に比例し、接合面積が
小さいほど、漏洩電流が小さくなる。この設計では、相
当に小さなダイオードが使用されるので、漏洩電流も甚
だしく低いものとなる。
【００１５】保護回路は、その名称から明らかなよう
に、高い入力電圧からデバイスを保護するように設計さ
れている。デバイスのソースキャパシタンスＣ1 がいっ
たん充電されると、２つのダイオードＤ1 及びＤ2 はオ
フになり、入力電圧に急激な電圧変化が生じない限り或
いはデバイスへの電力がオフにされない限り不作動のま
まとなる。例えば、図２に示すような接触式静電電圧計
のようなシステムでは、最初にシステムがオンにされた
とき、ダイオードＤ1 及びＤ2 が導通を開始し、やがて
ソースキャパシタンスＣ1 が充電しそして保護回路が不
作動となる。保護回路が不作動になった後に、像のパタ
ーンをホトレセプタ３０に送ることができる。というの
は、保護回路２５の漏洩電流が甚だしく低いからであ
る。入力ライン２６を経てこの保護回路２５へ電気的に
接続された接触手段２８がホトレセプタ３０に接触する
ときには、ホトレセプタの像を不鮮明にするような電流
を引き出すことがない。保護回路２５は不作動に保た
れ、システムの故障によるか又は外部要因によって入力
電圧に急激な変化が生じない限り、ホトレセプタの像に
影響を及ぼさない。入力電圧に急激な変化が生じると、
保護回路２５がオンになってデバイスを保護する。
に、高い入力電圧からデバイスを保護するように設計さ
れている。デバイスのソースキャパシタンスＣ1 がいっ
たん充電されると、２つのダイオードＤ1 及びＤ2 はオ
フになり、入力電圧に急激な電圧変化が生じない限り或
いはデバイスへの電力がオフにされない限り不作動のま
まとなる。例えば、図２に示すような接触式静電電圧計
のようなシステムでは、最初にシステムがオンにされた
とき、ダイオードＤ1 及びＤ2 が導通を開始し、やがて
ソースキャパシタンスＣ1 が充電しそして保護回路が不
作動となる。保護回路が不作動になった後に、像のパタ
ーンをホトレセプタ３０に送ることができる。というの
は、保護回路２５の漏洩電流が甚だしく低いからであ
る。入力ライン２６を経てこの保護回路２５へ電気的に
接続された接触手段２８がホトレセプタ３０に接触する
ときには、ホトレセプタの像を不鮮明にするような電流
を引き出すことがない。保護回路２５は不作動に保た
れ、システムの故障によるか又は外部要因によって入力
電圧に急激な変化が生じない限り、ホトレセプタの像に
影響を及ぼさない。入力電圧に急激な変化が生じると、
保護回路２５がオンになってデバイスを保護する。
【００１６】最初にシステムがオンにされたとき、入力
の電圧増加率がキャパシタンスＣ1の充電率と同様であ
る場合には、保護回路が不作動に保たれる。この不作動
は、キャパシタＣ1 が速く充電するためにノード２２の
電圧が入力電圧の増加に従うことによるものである。こ
れにより、トランジスタのゲートとソースとの間の電圧
差は各ダイオードのツェナーブレークダウン電圧よりも
低く保たれ、これにより、ダイオードが不作動に保たれ
る。又、保護回路は、ホトレセプタの電荷が大きく変化
する間は不作動である。というのは、ホトレセプタ３０
の電荷の変化率（保護回路２５の入力変化率）と、キャ
パシタンスＣ1 の電荷の変化率とが同様だからである。
の電圧増加率がキャパシタンスＣ1の充電率と同様であ
る場合には、保護回路が不作動に保たれる。この不作動
は、キャパシタＣ1 が速く充電するためにノード２２の
電圧が入力電圧の増加に従うことによるものである。こ
れにより、トランジスタのゲートとソースとの間の電圧
差は各ダイオードのツェナーブレークダウン電圧よりも
低く保たれ、これにより、ダイオードが不作動に保たれ
る。又、保護回路は、ホトレセプタの電荷が大きく変化
する間は不作動である。というのは、ホトレセプタ３０
の電荷の変化率（保護回路２５の入力変化率）と、キャ
パシタンスＣ1 の電荷の変化率とが同様だからである。
【００１７】又、図１に示した本発明の集積型リニア高
電圧デバイスは、高電圧用途以外の目的で保護回路をも
たない他の回路と組み合わせて使用することもできるし
又はある他の回路によって電圧を下げられるような設計
で使用することもできる点に注意されたい。
電圧デバイスは、高電圧用途以外の目的で保護回路をも
たない他の回路と組み合わせて使用することもできるし
又はある他の回路によって電圧を下げられるような設計
で使用することもできる点に注意されたい。
【００１８】本発明の高電圧ｎチャンネルデバイスは、
３ミクロンの超高電圧ＣＭＯＳ技術に伴う現在の設計で
は、１７００ボルトまでの負の電圧差を取り扱うことが
できる。ＶSSは−１７００ボルトでありそして入力電圧
は０ボルトないし−１７００ボルトの間で変化し得るの
で、最大電圧差の絶対値は１７００ボルトである。ｎチ
ャンネルＭＯＳＦＥＴと同じ構成のｐチャンネルＭＯＳ
ＦＥＴは、より絶対値の低い正の電圧差を取り扱う。例
えば、ｐチャンネルＭＯＳＦＥＴのＶSSが＋１２００ボ
ルトの場合には、入力電圧が０ボルトないし＋１２００
ボルトの範囲で変化し、従って、最大電圧差の絶対値は
１２００ボルトである。
３ミクロンの超高電圧ＣＭＯＳ技術に伴う現在の設計で
は、１７００ボルトまでの負の電圧差を取り扱うことが
できる。ＶSSは−１７００ボルトでありそして入力電圧
は０ボルトないし−１７００ボルトの間で変化し得るの
で、最大電圧差の絶対値は１７００ボルトである。ｎチ
ャンネルＭＯＳＦＥＴと同じ構成のｐチャンネルＭＯＳ
ＦＥＴは、より絶対値の低い正の電圧差を取り扱う。例
えば、ｐチャンネルＭＯＳＦＥＴのＶSSが＋１２００ボ
ルトの場合には、入力電圧が０ボルトないし＋１２００
ボルトの範囲で変化し、従って、最大電圧差の絶対値は
１２００ボルトである。
【００１９】ｐチャンネルＭＯＳＦＥＴを使用しようと
し、ｎチャンネルＭＯＳＦＥＴで取り扱った電圧差と同
様の電圧差を取り扱うことができる場合には、電圧差の
極性に関わりなく、ｐチャンネルＭＯＳＦＥＴをより大
きな形状で設計することができる。大きな形状のｐチャ
ンネルＭＯＳＦＥＴは、より高い正の電圧差を取り扱う
ことができる。図１に示す本発明の集積型リニア高電圧
デバイスは、ｎチャンネル及びｐチャンネル両方のＭＯ
ＳＦＥＴのエンハンスメント及びデプレーションの両モ
ードを使用できることを理解されたい。更に、ｎチャン
ネルＭＯＳＦＥＴ及びｐチャンネルＭＯＳＦＥＴの両方
の電圧取り扱い容量は、高抵抗率の基体材料又は接合部
の低ドーピング濃度といったパラメータを変えることに
より或いは高電圧ＭＯＳトランジスタを製造できる技術
を使用することにより改善できることも理解されたい。
この場合、ｎチャンネルＭＯＳＦＥＴ又はｐチャンネル
ＭＯＳＦＥＴのいずれによって取り扱われる電圧差も実
質的に±１７００ボルトを越える。
し、ｎチャンネルＭＯＳＦＥＴで取り扱った電圧差と同
様の電圧差を取り扱うことができる場合には、電圧差の
極性に関わりなく、ｐチャンネルＭＯＳＦＥＴをより大
きな形状で設計することができる。大きな形状のｐチャ
ンネルＭＯＳＦＥＴは、より高い正の電圧差を取り扱う
ことができる。図１に示す本発明の集積型リニア高電圧
デバイスは、ｎチャンネル及びｐチャンネル両方のＭＯ
ＳＦＥＴのエンハンスメント及びデプレーションの両モ
ードを使用できることを理解されたい。更に、ｎチャン
ネルＭＯＳＦＥＴ及びｐチャンネルＭＯＳＦＥＴの両方
の電圧取り扱い容量は、高抵抗率の基体材料又は接合部
の低ドーピング濃度といったパラメータを変えることに
より或いは高電圧ＭＯＳトランジスタを製造できる技術
を使用することにより改善できることも理解されたい。
この場合、ｎチャンネルＭＯＳＦＥＴ又はｐチャンネル
ＭＯＳＦＥＴのいずれによって取り扱われる電圧差も実
質的に±１７００ボルトを越える。
【００２０】図３は、ｐチャンネルＭＯＳＦＥＴ１２’
を用いた本発明の別の実施例を示している。図２につい
て述べたものと同様に機能する素子は、同じ参照番号に
プライム（’）記号を付加して示してある。図３に示す
ように、ｐチャンネルＭＯＳＦＥＴを使用するときに
は、保護回路２５’におけるダイオードＤ1'及びＤ2'の
極性が逆にされる。これらダイオードＤ1'及びＤ2'のア
ノード間には抵抗Ｒ2'が接続される。ダイオードＤ1'の
アノードは入力ライン２６’にも接続されそしてダイオ
ードＤ2'のアノードはｐチャンネルＭＯＳＦＥＴ１２’
のゲート１６’にも接続される。ダイオードＤ1'及びＤ
2'カソードはどちらもｐチャンネルＭＯＳＦＥＴ１２’
のソース１４’に接続される。この構成においては、ラ
イン２６’の入力電圧が正の範囲であるから、ダイオー
ドＤ1'及びＤ2'は＋１８Ｖないし＋２５Ｖの範囲を越え
た電圧をクランプする。
を用いた本発明の別の実施例を示している。図２につい
て述べたものと同様に機能する素子は、同じ参照番号に
プライム（’）記号を付加して示してある。図３に示す
ように、ｐチャンネルＭＯＳＦＥＴを使用するときに
は、保護回路２５’におけるダイオードＤ1'及びＤ2'の
極性が逆にされる。これらダイオードＤ1'及びＤ2'のア
ノード間には抵抗Ｒ2'が接続される。ダイオードＤ1'の
アノードは入力ライン２６’にも接続されそしてダイオ
ードＤ2'のアノードはｐチャンネルＭＯＳＦＥＴ１２’
のゲート１６’にも接続される。ダイオードＤ1'及びＤ
2'カソードはどちらもｐチャンネルＭＯＳＦＥＴ１２’
のソース１４’に接続される。この構成においては、ラ
イン２６’の入力電圧が正の範囲であるから、ダイオー
ドＤ1'及びＤ2'は＋１８Ｖないし＋２５Ｖの範囲を越え
た電圧をクランプする。
【図１】本発明の集積型リニア高電圧デバイスの回路図
である。
である。
【図２】直流漏洩が著しく低い入力保護回路を有する集
積型リニア高電圧デバイスの回路図である。
積型リニア高電圧デバイスの回路図である。
【図３】ｐチャンネルＭＯＳＦＥＴを使用した本発明の
別の実施例を示す図である。
別の実施例を示す図である。
１２ ｎチャンネルＭＯＳＦＥＴ １４ ソース １６ ゲート １８ 基体 ２２ ノード ２５ 保護回路 ２６ 入力ライン ２８ 接触手段 ３０ ホトレセプタ Ｒ1 抵抗 Ｃ1 ソースキャパシタンス ＶSS 電源 Ｄ1 、Ｄ2 ツェナーダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギーラーモ ラオ アメリカ合衆国 カリフォルニア州 ホー ソーン ウェスト ワンハンドレッドアン ドサーティセカンド ストリート 4758 (72)発明者 デイル スミダ アメリカ合衆国 カリフォルニア州 ロサ ンゼルス407 ストラスモア ドライヴ 10944
Claims (22)
- 【請求項１】 金属酸化物シリコンの電界効果トランジ
スタを備え、 上記トランジスタは、基体と、ソースと、ドレインと、
ゲートとを有し、 上記トランジスタの上記基体はフローティングであり、
そして上記トランジスタの上記ソースは、上記トランジ
スタの上記基体に電気的に接続されていることを特徴と
する集積型のリニア高電圧デバイス。 - 【請求項２】 電源と、 上記電源と上記トランジスタの上記ソースとの間に電気
的に挿入されてそれらに電気的に接続された抵抗手段と
を更に備えた請求項１に記載のデバイス。 - 【請求項３】 上記トランジスタに０から所与の電圧ま
での範囲の電圧を印加する手段と、 上記所与の電圧を越える電圧範囲をクランプする手段と
を更に備えた請求項１に記載のデバイス。 - 【請求項４】 上記デバイス、上記電圧印加手段及び上
記電圧クランプ手段は全て同じチップ上にあり、そして
それらは全て共通の基体を有する請求項３に記載のデバ
イス。 - 【請求項５】 上記トランジスタはｎチャンネルであ
り、そして上記所与の電圧は一般に−１８ボルトないし
−２５ボルトの範囲である請求項４に記載のデバイス。 - 【請求項６】 上記トランジスタはｐチャンネルであ
り、そして上記所与の電圧は一般に１８ボルトないし２
５ボルトの範囲である請求項４に記載のデバイス。 - 【請求項７】 上記トランジスタはｎチャンネルであ
り、そして上記所与の電圧を越える範囲は一般に−１８
ボルトないし−１７００ボルトの範囲である請求項４に
記載のデバイス。 - 【請求項８】 上記トランジスタはｐチャンネルであ
り、そして上記所与の電圧を越える範囲は一般に１８ボ
ルトないし１７００ボルトの範囲である請求項４に記載
のデバイス。 - 【請求項９】 上記トランジスタはｎチャンネルであ
り、そして上記所与の電圧を越える範囲は一般に−１８
ボルトないし少なくとも−１７００ボルトの範囲である
請求項４に記載のデバイス。 - 【請求項１０】 上記トランジスタはｐチャンネルであ
り、そして上記所与の電圧を越える範囲は一般にｐチャ
ンネルＭＯＳＦＥＴの場合に１８ボルトないし少なくと
も１７００ボルトの範囲である請求項４に記載のデバイ
ス。 - 【請求項１１】 上記トランジスタはｎチャンネルであ
り、 更に、保護手段を備えており、 上記保護手段は入力を有し、 上記保護手段は、抵抗、第１ツェナーダイオード及び第
２ツェナーダイオードも有し、 上記ツェナーダイオードの各々はカソード及びアノード
を有し、 上記第１ツェナーダイオードの上記カソード及び上記第
２ツェナーダイオードの上記カソードは上記抵抗を介し
て互いに電気的に接続されており上記第１ツェナーダイ
オードの上記カソードは上記保護手段の入力に電気的に
接続されそして上記第２ツェナーダイオードの上記カソ
ードは上記トランジスタの上記ゲートに電気的に接続さ
れ、そして上記第１ツェナーダイオード及び第２ツェナ
ーダイオード両方の上記アノードは、上記トランジスタ
の上記ゲートと上記トランジスタの上記ソースとの間の
電圧差を、上記第１及び第２のツェナーダイオードのブ
レークダウン電圧を越えない電圧に制限するために上記
トランジスタの上記ソースに電気的に接続されている請
求項１に記載のデバイス。 - 【請求項１２】 上記第１ダイオードの直列抵抗は０オ
ームないし３０オームの範囲であり、上記第２ダイオー
ドの直列抵抗は３０オームないし１５０オームの範囲で
ある請求項１１に記載のデバイス。 - 【請求項１３】 上記保護手段及び上記集積型リニア高
電圧デバイスは同じチップ上にあって共通の基体を有し
ている請求項１１に記載のデバイス。 - 【請求項１４】 上記ブレークダウン電圧は１８ボルト
ないし２５ボルトの範囲である請求項１３に記載のデバ
イス。 - 【請求項１５】 上記保護回路の上記入力に印加される
入力電圧は０ボルトないし−１７００ボルトである請求
項１３に記載のデバイス。 - 【請求項１６】 上記保護回路の上記入力に印加される
入力電圧は０ボルトないし少なくとも−１７００ボルト
である請求項１３に記載のデバイス。 - 【請求項１７】 上記トランジスタはｐチャンネルであ
り、 更に、保護手段を備えており、 上記保護手段は入力を有し、 上記保護手段は、抵抗、第１ツェナーダイオード及び第
２ツェナーダイオードも有し、 上記ツェナーダイオードの各々はカソード及びアノード
を有し、 上記第１ツェナーダイオードの上記アノード及び上記第
２ツェナーダイオードの上記アノードは上記抵抗を介し
て互いに電気的に接続されており上記第１ツェナーダイ
オードの上記アノードは上記保護手段の入力に電気的に
接続されそして上記第２ツェナーダイオードは上記トラ
ンジスタの上記ゲートに電気的に接続され、そして上記
第１及び第２ツェナーダイオードの上記カソードは、上
記トランジスタの上記ゲートと上記トランジスタの上記
ソースとの間の電圧差を、上記第１及び第２のツェナー
ダイオードのブレークダウン電圧を越えない電圧に制限
するために上記トランジスタの上記ソースに電気的に接
続されている請求項１に記載のデバイス。 - 【請求項１８】 上記第１ダイオードの直列抵抗は０オ
ームないし３０オームの範囲であり、上記第２ダイオー
ドの直列抵抗は３０オームないし１５０オームの範囲で
ある請求項１７に記載のデバイス。 - 【請求項１９】 上記保護手段及び上記集積型リニア高
電圧デバイスは同じチップ上にあって共通の基体を有し
ている請求項１７に記載のデバイス。 - 【請求項２０】 上記ブレークダウン電圧は１８ボルト
ないし２５ボルトの範囲である請求項１９に記載のデバ
イス。 - 【請求項２１】 上記保護回路の上記入力に印加される
入力電圧は０ボルトないし１７００ボルトである請求項
１９に記載のデバイス。 - 【請求項２２】 上記保護回路の上記入力に印加される
入力電圧は０ボルトないし少なくとも１７００ボルトで
ある請求項１９に記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87865192A | 1992-05-05 | 1992-05-05 | |
| US07/878651 | 1992-05-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621346A true JPH0621346A (ja) | 1994-01-28 |
Family
ID=25372510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9958393A Pending JPH0621346A (ja) | 1992-05-05 | 1993-04-26 | 集積型のリニア高電圧デバイス |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0569221A2 (ja) |
| JP (1) | JPH0621346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828152A (en) * | 1995-02-07 | 1998-10-27 | Denyo Kabushiki Kaisha | Rotor with permanent magnet of generator and method of manufacturing the same |
| US6006418A (en) * | 1995-02-07 | 1999-12-28 | Denyo Kabushiki Kaisha | Method of manufacturing a rotors with permanent magnet |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769142B1 (fr) * | 1997-09-29 | 1999-12-17 | Sgs Thomson Microelectronics | Circuit de protection associable a un filtre |
| US6304126B1 (en) | 1997-09-29 | 2001-10-16 | Stmicroelectronics S.A. | Protection circuit that can be associated with a filter |
| US6848024B1 (en) | 2000-08-07 | 2005-01-25 | Broadcom Corporation | Programmably disabling one or more cache entries |
| US7266587B2 (en) | 2002-05-15 | 2007-09-04 | Broadcom Corporation | System having interfaces, switch, and memory bridge for CC-NUMA operation |
| EP3131377A1 (de) | 2015-08-14 | 2017-02-15 | Siemens Aktiengesellschaft | Phasenmodul für einen stromrichter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211954A (ja) * | 1986-03-13 | 1987-09-17 | Matsushita Electronics Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4394674A (en) * | 1979-10-09 | 1983-07-19 | Nippon Electric Co., Ltd. | Insulated gate field effect transistor |
| JPH01125108A (ja) * | 1987-11-10 | 1989-05-17 | Nec Corp | Ｆｅｔ負荷増幅回路 |
| JP2674669B2 (ja) * | 1989-08-23 | 1997-11-12 | 株式会社東芝 | 半導体集積回路 |
-
1993
- 1993-04-26 JP JP9958393A patent/JPH0621346A/ja active Pending
- 1993-05-05 EP EP93303476A patent/EP0569221A2/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211954A (ja) * | 1986-03-13 | 1987-09-17 | Matsushita Electronics Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828152A (en) * | 1995-02-07 | 1998-10-27 | Denyo Kabushiki Kaisha | Rotor with permanent magnet of generator and method of manufacturing the same |
| US6006418A (en) * | 1995-02-07 | 1999-12-28 | Denyo Kabushiki Kaisha | Method of manufacturing a rotors with permanent magnet |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0569221A2 (en) | 1993-11-10 |
| EP0569221A3 (ja) | 1994-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19951016 |