JPS62211954A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62211954A JPS62211954A JP5538886A JP5538886A JPS62211954A JP S62211954 A JPS62211954 A JP S62211954A JP 5538886 A JP5538886 A JP 5538886A JP 5538886 A JP5538886 A JP 5538886A JP S62211954 A JPS62211954 A JP S62211954A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、絶縁ゲート型電界効果トランジスタ（以下
、ＭＯＳＦＥＴという）に関する。
、ＭＯＳＦＥＴという）に関する。
従来の技術
民生機器例えばビデオテープレコーダセノト。
ビデオカメラセットなどのビデオ信号あるいは音２ ベ
ーン 声磁気ヘッド等の小型の電子回路装置のスイッチングの
多くにはバイポーラトランジスタあるいは抵抗内蔵型の
バイポーラトランジスタが使用されている。
ーン 声磁気ヘッド等の小型の電子回路装置のスイッチングの
多くにはバイポーラトランジスタあるいは抵抗内蔵型の
バイポーラトランジスタが使用されている。
ところがバイポーラトランジスタによるスイッチング回
路を用いると次の様な諸問題がある。
路を用いると次の様な諸問題がある。
発明が解決しようとする問題点
第１に、スイッチング速度が遅いことである。
たとえば、マイコンで多くの信号処理を単位時間内に行
々うにはスイッチング速度が遅い。
々うにはスイッチング速度が遅い。
第２に、入力信号レベルが０．７Ｖ〜ｏ、ｓＶ以下でオ
フ、それ以上ではオンで、オフレベルが低スぎることで
ある。
フ、それ以上ではオンで、オフレベルが低スぎることで
ある。
たとえば、マイコン（０ＭＯ３）の場合、出力レベルが
１．６ｖ以下のローレベルあるいは３．５ｖ以下のハイ
レベルのものには直接ドライブが不可能である。このよ
うなとき、通常はダイオードを１箇直列に接続して回路
上の工夫を行なっているがこれによりスイッチング速度
を一層遅くしている。
１．６ｖ以下のローレベルあるいは３．５ｖ以下のハイ
レベルのものには直接ドライブが不可能である。このよ
うなとき、通常はダイオードを１箇直列に接続して回路
上の工夫を行なっているがこれによりスイッチング速度
を一層遅くしている。
第３に、耐静電気は３００Ｖ〜４０ｏｖが求め３ へ−
られるとき、その耐性に欠けることである。組立ライン
中で人体等に発生する静電気量は３００■（２００ＰＦ
）以上にもなると言われており、このために実装中に
素子の破壊を生じ易い。
中で人体等に発生する静電気量は３００■（２００ＰＦ
）以上にもなると言われており、このために実装中に
素子の破壊を生じ易い。
本発明はこれらを解決することにある。
問題点を解決するだめの手段
本発明は、ＭＯＳＦＥＴのゲートと信号入力端子との間
に第１の抵抗、前記信号入力端子とソースとの間に保護
ダイオード、および前記ゲートと前記ソースとの間に第
２の抵抗をそれぞれ備えた半導体装置である。
に第１の抵抗、前記信号入力端子とソースとの間に保護
ダイオード、および前記ゲートと前記ソースとの間に第
２の抵抗をそれぞれ備えた半導体装置である。
作 用
ＭＯ３ＦＥＴ構造であることからゲートソース間に大き
な抵抗を挿入しても高入力インピーダンスで低入力容量
のＭＯ３ＦＥＴ本来の特長をそこなわず、高速スイッチ
ングを実現しうると共に、単一の構成で多並列スイッチ
回路を同時に駆動できる。
な抵抗を挿入しても高入力インピーダンスで低入力容量
のＭＯ３ＦＥＴ本来の特長をそこなわず、高速スイッチ
ングを実現しうると共に、単一の構成で多並列スイッチ
回路を同時に駆動できる。
また、しきい値電圧を制御することで０ＭＯ８ＬＳＩの
出力レベルに合わせることが可能である。さらに、ゲー
ト及びゲートソース間に抵抗と保護ダイオードを内蔵し
静電破壊耐量を大幅に改善することができる。
出力レベルに合わせることが可能である。さらに、ゲー
ト及びゲートソース間に抵抗と保護ダイオードを内蔵し
静電破壊耐量を大幅に改善することができる。
実施例
第１図は本発明の実施例半導体装置の等価回路図を示し
、第２図はその断面模式図である。第１図の等価回路図
に照し、この装置は、縦型ＭＯ３ＦＥＴのゲートにサー
ジ吸収用の第１の抵抗Ｒ１（ここでは２〜４ＫＱ）を設
けている。寸だ、ゲートへの信号入力端子１、ソース間
にはゲート保護用の保護ダイオードＤ（アノード面積６
１０ｏμｍ”）を有し、さらには、スイッチングでオン
状態からオフ状態になった時ゲート部にチャージアップ
された電荷をすばやく取り除き、ゲートソース間の電位
を定めるための第２の抵抗Ｒ２（ここでは１ｏ○ＫＱ〜
２００ＫＱ）が並列に接続されたモノリシックＭＯ３Ｆ
ＥＴである。この装置で、第１の抵抗と第２の抵抗との
抵抗値比、Ｒ１／Ｒ２は１１５ｏとしている。この抵抗
Ｒ１，Ｒ２の形成は、ポリシリコン蒸着後制御精度の高
いイオン注入法によって不純物のコントロールを行なっ
て形成する。
、第２図はその断面模式図である。第１図の等価回路図
に照し、この装置は、縦型ＭＯ３ＦＥＴのゲートにサー
ジ吸収用の第１の抵抗Ｒ１（ここでは２〜４ＫＱ）を設
けている。寸だ、ゲートへの信号入力端子１、ソース間
にはゲート保護用の保護ダイオードＤ（アノード面積６
１０ｏμｍ”）を有し、さらには、スイッチングでオン
状態からオフ状態になった時ゲート部にチャージアップ
された電荷をすばやく取り除き、ゲートソース間の電位
を定めるための第２の抵抗Ｒ２（ここでは１ｏ○ＫＱ〜
２００ＫＱ）が並列に接続されたモノリシックＭＯ３Ｆ
ＥＴである。この装置で、第１の抵抗と第２の抵抗との
抵抗値比、Ｒ１／Ｒ２は１１５ｏとしている。この抵抗
Ｒ１，Ｒ２の形成は、ポリシリコン蒸着後制御精度の高
いイオン注入法によって不純物のコントロールを行なっ
て形成する。
また、破線で示した部分はドレインゲート間の寄生ＮＰ
Ｎ）ランジスタと、ドレインソース間の寄生ダイオード
である。
Ｎ）ランジスタと、ドレインソース間の寄生ダイオード
である。
第２図示の装置は、第３図ａ −ｅのＭＯＳＦＥＴの製
造プロセスを示す工程順断面図のように製造される。寸
ず、第３図ａのように、Ｎ型エピタキシャルウェハ１の
表面を熱酸化して、５ｏｏｏ人程度の酸化膜２を形成し
、その後、ホトリソグラフィ技術によって窓３を形成す
る。次に、第３図すのように、同窓３を通して、ボロン
も注入あるいは蒸着し、拡散深さ０．７μｍ程度になる
様に調整して、拡散領域４を形成する。ついで、この第
３図すでは、ＭＯＳＦＥＴとなる部分６をホトリソグラ
フィ技術によって開孔形成の後ゲート酸化膜６を７００
〜１０００人の厚さに形成する。つづいて、第３図Ｃの
ように、ゲート酸化膜６上にポリシリコン膜７を５００
０八程度堆積し、その表面ドリノのイオン注入を、３Ｘ
１０／Ｃｒｎ 。
造プロセスを示す工程順断面図のように製造される。寸
ず、第３図ａのように、Ｎ型エピタキシャルウェハ１の
表面を熱酸化して、５ｏｏｏ人程度の酸化膜２を形成し
、その後、ホトリソグラフィ技術によって窓３を形成す
る。次に、第３図すのように、同窓３を通して、ボロン
も注入あるいは蒸着し、拡散深さ０．７μｍ程度になる
様に調整して、拡散領域４を形成する。ついで、この第
３図すでは、ＭＯＳＦＥＴとなる部分６をホトリソグラ
フィ技術によって開孔形成の後ゲート酸化膜６を７００
〜１０００人の厚さに形成する。つづいて、第３図Ｃの
ように、ゲート酸化膜６上にポリシリコン膜７を５００
０八程度堆積し、その表面ドリノのイオン注入を、３Ｘ
１０／Ｃｒｎ 。
リソグラフィ技術によりレジスト形成′をマスクと６
へ−１゛ してポリシリコン膜７のエツチングを行ない、ゲート部
分を残す。そして、このポリシリコン膜７をマスクとし
て他部のゲート酸化膜８を３００〜５００人程度残る様
程度ツチングを行ない、この薄いゲート酸化膜８を通し
てボロンを３Ｘ１０／ｍ７０Ｋ ｅ Ｖ程度の条件でイ
オン注入し、この部分に接合深さ３μｍの領域９が形成
されるようにチャネル部の拡散を行なう。
へ−１゛ してポリシリコン膜７のエツチングを行ない、ゲート部
分を残す。そして、このポリシリコン膜７をマスクとし
て他部のゲート酸化膜８を３００〜５００人程度残る様
程度ツチングを行ない、この薄いゲート酸化膜８を通し
てボロンを３Ｘ１０／ｍ７０Ｋ ｅ Ｖ程度の条件でイ
オン注入し、この部分に接合深さ３μｍの領域９が形成
されるようにチャネル部の拡散を行なう。
その次に、第３図ｄのように、ソース領域をつくるため
に、ホトリソグラフィ技術によってレジスト１０を形成
し、これをマスクにしてリンのイオン注入を５ Ｘ、１
０ ／６ｎ１ ｏｏ’に、ｅＶ （７）条件で行ない、
レジスト除去後、接合深さ０．８μｍ程度となる様に拡
散を行ない、ソース領域１１を形成する。第３図ｅでは
ＣＶＤ法による二酸化シリコン膜１２を堆積して、これ
にコンタクト窓１３をホトリソグラフィ技術によって形
成する。その後、電極１４および保護用窒化シリコン膜
１５を形成したものが第２図の断面図に示す構造であり
、右半部がＭＯＳＦＥＴ、左半部が保護ダイオード部の
了ｌ＼−。
に、ホトリソグラフィ技術によってレジスト１０を形成
し、これをマスクにしてリンのイオン注入を５ Ｘ、１
０ ／６ｎ１ ｏｏ’に、ｅＶ （７）条件で行ない、
レジスト除去後、接合深さ０．８μｍ程度となる様に拡
散を行ない、ソース領域１１を形成する。第３図ｅでは
ＣＶＤ法による二酸化シリコン膜１２を堆積して、これ
にコンタクト窓１３をホトリソグラフィ技術によって形
成する。その後、電極１４および保護用窒化シリコン膜
１５を形成したものが第２図の断面図に示す構造であり
、右半部がＭＯＳＦＥＴ、左半部が保護ダイオード部の
了ｌ＼−。
アノード領域９′、カソード領域１１′である。
この装置を第１．第２の各抵抗をポリシリコン膜で作っ
たものと合わせて、第１図示の等価回路結線で使用した
ときの諸特性は次の通りである。
たものと合わせて、第１図示の等価回路結線で使用した
ときの諸特性は次の通りである。
入力インピーダンス：
Ｒ＝１００ＫｒＪ 〜２００ＫＱ
Ｃｉｓ−＝ ５ＰＦ（ＶＤｓ＝６Ｖ、ＶＧｓ＝ｏＶ、
ｆ＝１ＭＨｚ）、スイッチングスピード： ｔｏｎ＝６０ｎｓｅｃ（ＶＤＤ＝６Ｖ、ＶＧＳ＝ＯＶ、
ＲＬ＝２００Ｑ） ｔｏ ｆ ５ ＝４０ｎｓ ｅｃ （ＶＤｐ＝５Ｖ 、
ＶＧＳ ＝ｏｖ 。
ｆ＝１ＭＨｚ）、スイッチングスピード： ｔｏｎ＝６０ｎｓｅｃ（ＶＤＤ＝６Ｖ、ＶＧＳ＝ＯＶ、
ＲＬ＝２００Ｑ） ｔｏ ｆ ５ ＝４０ｎｓ ｅｃ （ＶＤｐ＝５Ｖ 、
ＶＧＳ ＝ｏｖ 。
ＲＬ＝２０００）、
しきい値電圧：
ｖＴ−２，２■（より＝０．１ ｒｎ Ａ 、 Ｖｒ：
、３ ＝ ５ Ｖ ）、サージ破壊耐量： １２００Ｖ （Ｃ＝２００ＰＦ 、 ３ｐｕｌｓｅ／５
ｅａ）。
、３ ＝ ５ Ｖ ）、サージ破壊耐量： １２００Ｖ （Ｃ＝２００ＰＦ 、 ３ｐｕｌｓｅ／５
ｅａ）。
発明の効果
本発明によれば、入力インピーダンスが１００ＫＱ〜２
００ＫＱと極めて太きいだめに入力電力が小さく、才だ
、低入力消費電力であるので多並列接続が可能である。
００ＫＱと極めて太きいだめに入力電力が小さく、才だ
、低入力消費電力であるので多並列接続が可能である。
さらに、本発明によると、サージ破壊耐量が１２００Ｖ
（’Ｃ＝２００ＰＦ ）と極めて高く、組立時に静電気
による破壊が減少する。
（’Ｃ＝２００ＰＦ ）と極めて高く、組立時に静電気
による破壊が減少する。
第１図は本発明実施例装置の等価回路図、第２図は本発
明実施例装置の断面図、第３図ａ −ｅは本発明実施例
装置の工程順断面図である。 １・・・・・・Ｎｕエピタキシャルウェハ、６・・・・
・・ケート酸化膜、７・・・・・・ゲートポリシリコン
、４・・・・・チャネルＰ旭散層、９・・・・・・実効
チャネル領域、１１・・・・・・ソース領域、１４・・
・・・・Ａｌ電極、１５・・・・・・窒化シリコン膜、
１１′・・・・・・アノード領域、９′・・・・・カソ
ード領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｄ−
−う象客簀タゴλ−ド 第１図 ｇＨ，Ｒｔ−＄ｎ 第２図 第３図
明実施例装置の断面図、第３図ａ −ｅは本発明実施例
装置の工程順断面図である。 １・・・・・・Ｎｕエピタキシャルウェハ、６・・・・
・・ケート酸化膜、７・・・・・・ゲートポリシリコン
、４・・・・・チャネルＰ旭散層、９・・・・・・実効
チャネル領域、１１・・・・・・ソース領域、１４・・
・・・・Ａｌ電極、１５・・・・・・窒化シリコン膜、
１１′・・・・・・アノード領域、９′・・・・・カソ
ード領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｄ−
−う象客簀タゴλ−ド 第１図 ｇＨ，Ｒｔ−＄ｎ 第２図 第３図
Claims (2)
- （１）絶縁ゲート型電界効果トランジスタのゲートと信
号入力端子との間に第１の抵抗、前記信号入力端子とソ
ースとの間に保護ダイオード、および前記ゲートと前記
ソースとの間に第２の抵抗をそれぞれ備えた半導体装置
。 - （２）保護ダイオードが絶縁ゲート型電界効果トランジ
スタの導電型チャネル形成層中に独立して形成された他
の導電型領域により構成された特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5538886A JPS62211954A (ja) | 1986-03-13 | 1986-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5538886A JPS62211954A (ja) | 1986-03-13 | 1986-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211954A true JPS62211954A (ja) | 1987-09-17 |
Family
ID=12997124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5538886A Pending JPS62211954A (ja) | 1986-03-13 | 1986-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211954A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218968A (ja) * | 1988-07-06 | 1990-01-23 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JPH02140981A (ja) * | 1988-11-22 | 1990-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0621346A (ja) * | 1992-05-05 | 1994-01-28 | Xerox Corp | 集積型のリニア高電圧デバイス |
| US5426320A (en) * | 1993-04-21 | 1995-06-20 | Consorzio Per La Ricera Sulla Mmicroelectronica Nel Mezzogiorno | Integrated structure protection device for protecting logic-level power MOS devices against electro-static discharges |
| CN106169423A (zh) * | 2015-05-28 | 2016-11-30 | 北大方正集团有限公司 | 齐纳二极管的制备方法和齐纳二极管 |
| JPWO2015194127A1 (ja) * | 2014-06-17 | 2017-05-25 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
| JPS55141748A (en) * | 1979-04-20 | 1980-11-05 | Sony Corp | Thin film resistor for mos field effect transistor |
| JPS59198762A (ja) * | 1983-04-25 | 1984-11-10 | Seiko Epson Corp | 保護回路 |
-
1986
- 1986-03-13 JP JP5538886A patent/JPS62211954A/ja active Pending
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|---|---|---|---|---|
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| JPWO2015194127A1 (ja) * | 2014-06-17 | 2017-05-25 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| US9905563B2 (en) | 2014-06-17 | 2018-02-27 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| CN106169423A (zh) * | 2015-05-28 | 2016-11-30 | 北大方正集团有限公司 | 齐纳二极管的制备方法和齐纳二极管 |
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