JPH01165114A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01165114A JPH01165114A JP32450487A JP32450487A JPH01165114A JP H01165114 A JPH01165114 A JP H01165114A JP 32450487 A JP32450487 A JP 32450487A JP 32450487 A JP32450487 A JP 32450487A JP H01165114 A JPH01165114 A JP H01165114A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- gate electrode
- mask
- semiconductor substrate
- mask material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- -1 AI'' Chemical class 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMO8型半導体装置に関し、特にイオン注入に
おけるゲート酸化膜の破壊防止に関する。
おけるゲート酸化膜の破壊防止に関する。
従来、この種の半導体装置は第4図に示すように素子分
離領域102、ゲート電極104を形成した後アルミニ
ウム106あるいはレジスト等をマスクにしてソース拳
ドレイン形成の為のイオン注入を行っていた。
離領域102、ゲート電極104を形成した後アルミニ
ウム106あるいはレジスト等をマスクにしてソース拳
ドレイン形成の為のイオン注入を行っていた。
上述した従来の半導体装置ではゲート電極104は、ソ
ース・ドレイン形成のイオン注入時にどことも接続され
ていない、全くのフローティング状態である。
ース・ドレイン形成のイオン注入時にどことも接続され
ていない、全くのフローティング状態である。
ところが、イオン注入時はAI、P、Bがイオン状態、
AI”、P”、B+等で打ち込まhるがゲート電極はこ
れらイオンの電荷によりチャージアップして電位が上昇
し、ゲート酸化膜103の破壊電圧以上となりゲート酸
化膜を破壊してしまうという欠点がある。この傾向は高
性能化の為ゲート酸化膜が薄くなっている近年、ますま
す顕著になってきている。
AI”、P”、B+等で打ち込まhるがゲート電極はこ
れらイオンの電荷によりチャージアップして電位が上昇
し、ゲート酸化膜103の破壊電圧以上となりゲート酸
化膜を破壊してしまうという欠点がある。この傾向は高
性能化の為ゲート酸化膜が薄くなっている近年、ますま
す顕著になってきている。
本発明の半導体装置はイオン注入のマスクとなる材料を
導電性材料で形成し、かつマスク材料とゲート電極を接
続する事によりゲート電極にチャージアップした電荷を
半導体基板あるいはイオン注入装置に逃がしてゲート酸
化膜の破壊を防止できるという相違点を有する。
導電性材料で形成し、かつマスク材料とゲート電極を接
続する事によりゲート電極にチャージアップした電荷を
半導体基板あるいはイオン注入装置に逃がしてゲート酸
化膜の破壊を防止できるという相違点を有する。
本発明の半導体装置はイオン注入のマスクが導電性材料
で形成されており、かつマスク材がゲート電極と電気的
に接続され、又半導体基板あるいはイオン注入装置の定
電位に接続されているという構造を有している。
で形成されており、かつマスク材がゲート電極と電気的
に接続され、又半導体基板あるいはイオン注入装置の定
電位に接続されているという構造を有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の平面図である。
1.1′は活性領域、2はゲート電極、3,3′はゲー
ト電極とイオン注入のマスク材を接続するコンタクト孔
で4はイオン注入のマスク材のパターンである。またB
の部分はマスク材と基板との接続部である。酸化膜段に
よる線は図示していない。
ト電極とイオン注入のマスク材を接続するコンタクト孔
で4はイオン注入のマスク材のパターンである。またB
の部分はマスク材と基板との接続部である。酸化膜段に
よる線は図示していない。
第2図は第1図のA−A’線の断面図を拡散工程順に示
したものである。
したものである。
以下第2図に従って説明する。
まず第2図(a)のように従来と同じように半導体基板
ll上に素子分離の為のフィールド酸化膜12を形成す
る。そしてゲート酸化膜13を熱酸化により200人程
変形成し、全面にリン等をドープして低抵抗にしたポリ
シリコンを約4000人形成しパターンニングしてゲー
ト電極14を形成する。その後熱酸化法あるいはCVD
法等により全面にシリコン酸化膜15を約200人形成
する。
ll上に素子分離の為のフィールド酸化膜12を形成す
る。そしてゲート酸化膜13を熱酸化により200人程
変形成し、全面にリン等をドープして低抵抗にしたポリ
シリコンを約4000人形成しパターンニングしてゲー
ト電極14を形成する。その後熱酸化法あるいはCVD
法等により全面にシリコン酸化膜15を約200人形成
する。
つづいて第2図(b)のようにフォトレジスト法により
ゲート電極14上のシリコン酸(1[15を選択的にエ
ツチングしてフンタクト孔16゜16′を得る。
ゲート電極14上のシリコン酸(1[15を選択的にエ
ツチングしてフンタクト孔16゜16′を得る。
しかる後に第2図(C)のように全面にイオン注入のマ
スクとなるアルミニウム17を0.5μ〜1.0μ程度
スパッタ法等で形成する。この時点でコンタクト孔16
を介してゲート電極14とマスク材のアルミニウム17
と接続される。又コンタクト孔16’によりマスク材の
アルミニウム17と半導体基板11とが接続されて、ゲ
ート電極14と半導体基板が電気的に接続される。
スクとなるアルミニウム17を0.5μ〜1.0μ程度
スパッタ法等で形成する。この時点でコンタクト孔16
を介してゲート電極14とマスク材のアルミニウム17
と接続される。又コンタクト孔16’によりマスク材の
アルミニウム17と半導体基板11とが接続されて、ゲ
ート電極14と半導体基板が電気的に接続される。
この後不純物拡散層を形成する為のイオン注入(例えば
N+形形成線As+を150KeVで1016/−)を
行う。イオン注入によりゲート電極14にもAsが打ち
込まれるがその時生じた電荷は半導体基板上に逃がす事
が出来る為注入時の電荷によりゲート酸化膜13が破壊
される事はない。また、B部分のマスク材と半導体基板
との接続部は半導体装置をチップに分けるための領域(
切りしろ)等を利用出来る為Bの部分により半導体装置
が大きくなる事もない。
N+形形成線As+を150KeVで1016/−)を
行う。イオン注入によりゲート電極14にもAsが打ち
込まれるがその時生じた電荷は半導体基板上に逃がす事
が出来る為注入時の電荷によりゲート酸化膜13が破壊
される事はない。また、B部分のマスク材と半導体基板
との接続部は半導体装置をチップに分けるための領域(
切りしろ)等を利用出来る為Bの部分により半導体装置
が大きくなる事もない。
第3図は本発明や実施例2の縦断面図である。
図中1図と同一番号のものは第1図と同じものである。
この実施例ではマスクとなるA[17との接続部26が
コンタクト孔ではなくゲート電極の端全体となっている
。従ってゲート電極側面も利用出来る為より高密度な設
計にも対処出来るという利点がある。又、イオン注入装
置により半導体基板上下が同電位に押されていれば第1
図に於けるB部分は省略する事も出来る。
コンタクト孔ではなくゲート電極の端全体となっている
。従ってゲート電極側面も利用出来る為より高密度な設
計にも対処出来るという利点がある。又、イオン注入装
置により半導体基板上下が同電位に押されていれば第1
図に於けるB部分は省略する事も出来る。
以上説明したように本発明はイオン注入のマスクとなる
材料を導電性材料で形成し、かつゲート電極とイオン注
入のマスク材料を接続する事によりイオン注入時に打ち
込まれたイオンによる電荷をゲート酸化膜から逃がして
やる事が出来る為ゲート酸化膜のイオン電荷による絶縁
破壊を防止する事が出来る。
材料を導電性材料で形成し、かつゲート電極とイオン注
入のマスク材料を接続する事によりイオン注入時に打ち
込まれたイオンによる電荷をゲート酸化膜から逃がして
やる事が出来る為ゲート酸化膜のイオン電荷による絶縁
破壊を防止する事が出来る。
第1図は本発明の第1の実施例における平面図、第2図
(a)〜(c)は第1図のA−A’線断面における製造
工程を順次示す断面図、第3図は本発明の第2の実施例
における断面図であり、第4図は従来の半導体装置にお
ける断面図である。 l、1′・・・・・・活性領域、2・・・・・・ゲート
電極、3,3′・・・・・・コンタクト孔、4・・・・
・・導電性マスク材、11,101・・・・・・半導体
基板、12,102・・・・・・フィールド酸化膜、1
3,103・・・・・・ゲート酸化膜、14,104・
・・・・・ゲート電極、15゜105・・・・・・シリ
コン酸化膜、16,16′・・・・・・コンタクト孔、
17,106・・・・・・マスク材のアルミニウム、1
8,107・・・・・・Asのイオン注入、26・・・
・・・ゲート電極の酸化膜を除去した部分。 代理人 弁理士 内 原 音 箭1目 /l、 jl’−−−jンダクトy− β 箭Z FiJ(&) ′!1ZTiJCC) 1:l−一一ケート喋乙松(〃 第3回
(a)〜(c)は第1図のA−A’線断面における製造
工程を順次示す断面図、第3図は本発明の第2の実施例
における断面図であり、第4図は従来の半導体装置にお
ける断面図である。 l、1′・・・・・・活性領域、2・・・・・・ゲート
電極、3,3′・・・・・・コンタクト孔、4・・・・
・・導電性マスク材、11,101・・・・・・半導体
基板、12,102・・・・・・フィールド酸化膜、1
3,103・・・・・・ゲート酸化膜、14,104・
・・・・・ゲート電極、15゜105・・・・・・シリ
コン酸化膜、16,16′・・・・・・コンタクト孔、
17,106・・・・・・マスク材のアルミニウム、1
8,107・・・・・・Asのイオン注入、26・・・
・・・ゲート電極の酸化膜を除去した部分。 代理人 弁理士 内 原 音 箭1目 /l、 jl’−−−jンダクトy− β 箭Z FiJ(&) ′!1ZTiJCC) 1:l−一一ケート喋乙松(〃 第3回
Claims (3)
- (1)イオン注入のマスクとなる材料が導電性材料で形
成され、ゲート電極と前記マスク材が電気的に接続され
ている事を特徴とする半導体装置。 - (2)導電性材料は半導体基板と共にイオン注入装置の
定電位に接続されている事を特徴とする特許請求の範囲
第(1)項記載の半導体装置。 - (3)導電性材料が半導体基板と接続されている事を特
徴とする特許請求の範囲第(1)項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32450487A JPH01165114A (ja) | 1987-12-21 | 1987-12-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32450487A JPH01165114A (ja) | 1987-12-21 | 1987-12-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01165114A true JPH01165114A (ja) | 1989-06-29 |
Family
ID=18166541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32450487A Pending JPH01165114A (ja) | 1987-12-21 | 1987-12-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01165114A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0371625A (ja) * | 1989-08-10 | 1991-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
US8789402B2 (en) | 2010-12-02 | 2014-07-29 | Norgren Automation Solutions, Llc | Bending die with radial cam unit |
-
1987
- 1987-12-21 JP JP32450487A patent/JPH01165114A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0371625A (ja) * | 1989-08-10 | 1991-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
US8789402B2 (en) | 2010-12-02 | 2014-07-29 | Norgren Automation Solutions, Llc | Bending die with radial cam unit |
US9032771B2 (en) | 2010-12-02 | 2015-05-19 | Norgren Automation Solutions, Llc | Bending die with radial cam unit |
US9327330B2 (en) | 2010-12-02 | 2016-05-03 | Norgren Automation Solutions, Llc | Bending die with radial cam unit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2777357B2 (ja) | フラッシュメモリ素子の製造方法 | |
JP2894740B2 (ja) | Mos型半導体装置 | |
JPH01165114A (ja) | 半導体装置 | |
JPH03263330A (ja) | 半導体装置 | |
JPS62142363A (ja) | 半導体記憶装置およびその製造方法 | |
JPS60160168A (ja) | Mos型半導体装置の製造方法 | |
JP2797451B2 (ja) | 半導体装置の製造方法 | |
JPS5838939B2 (ja) | 集積回路 | |
JPS62265763A (ja) | 半導体集積回路装置 | |
KR970077705A (ko) | 고체촬상소자 제조방법 | |
JP2532655B2 (ja) | 半導体装置の製造方法 | |
JP2913809B2 (ja) | 半導体装置の製造方法 | |
JPS63306670A (ja) | 半導体記憶装置の製造方法 | |
JPS6023504B2 (ja) | 半導体メモリ装置 | |
JP2624371B2 (ja) | 半導体装置の製造方法 | |
JPS61264763A (ja) | 半導体装置の製造方法 | |
JPH02159041A (ja) | 半導体装置の製造方法 | |
JPS63234520A (ja) | 半導体装置の製造方法 | |
JPS59104175A (ja) | 半導体装置の製造方法 | |
JPH0243740A (ja) | Mos型半導体素子の製造方法 | |
JPS6381866A (ja) | 半導体装置の製造方法 | |
JPS62122174A (ja) | 電界効果半導体装置および製造方法 | |
JPS627148A (ja) | 相補型半導体装置及びその製造方法 | |
JPS6278880A (ja) | 半導体装置 | |
JPS59121867A (ja) | 半導体記憶装置の製造方法 |