JPS59121867A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、ダイナミックメモリセルを用いた半冑体計゛
匡装め゛の′ｑφ造方法にト１する。

〔従来技術とその問題点〕

従来、半導体記憶装置として（は、第１図に示す如き１
トランジスタ素子］及び１容量累子２からなるダイナミ
ックメモリセルを集積化したものが広く用いられている
。なお、図中３はワードライン、４はビットラインを示
している。

この釉のメモリセルの容量素子２はＭＯ８キャノくシタ
で構成されることが多く、キャパシタ部のゲート絶縁膜
は、例えば６４にピッ）　Ｄ　−ＲＡＭでは３００〜５
００〔＾〕、２５６にビットＤ　−ＲＡＭでは約約２０
０（Ａ）、ＩＭビットＤ　−ＲＡＭでは１００　〔Ａ：
］以下の膜厚になると云われている。そして、このよう
に薄い絶縁膜を用いた場合、その耐圧不良が製品の歩留
りを決定する大きな要因となっている。

ＭＯＳキャパシタにおける絶縁膜の耐圧不良の原因は、
絶縁膜形成時の不純物混入や絶縁膜自身の不良によるも
のが多いが、そね以外に製造プロセス中に生じる静電破
壊による不良も重要となっている。特に、荷電粒子を用
いてエツチング加工するりアクティブ・イオン・エツチ
ング（ＲＩＥ）やスパッタエツチング等、微細加工に不
可決なエツチング技術が用いられるようになると、この
エツチングプロセス中における絶縁膜の静電破壊が重要
な不良モードとなってきた。また、−路動作中に電源ラ
インに入ってくるノイズによって静電破壊を生じるとい
う問題もあり、この問題は特にゲート絶縁膜が１００〜
２００　（Ａ）と薄くなる程顕著となる。

〔発明の目的〕

本発明の目的は、製造プロセス中及び回路動作中におけ
るＭＯＳキャパシタを構成する薄い絶縁膜の静電破壊を
防止することができ、素子信頼性の向上及び製造歩留り
の向上をはかり得る半導体記憶装置の製造方法を提供す
ることにある。

〔発明の概要〕

本発明の骨子は、メモリキャパシタを構成する導体膜の
一部を、半導体基板表示に設けられた該基板と逆逸霜型
の領域に直接接触てせ、導電膜中に生じる異常電荷の逃
げ場を作ることにある。

すなわち本発明は、トランジスタ素子及び容量素子から
なるダイナミックメモリセルを複数個集積化してなる半
導体記憶装置や製造方法に於て、半導体基板上に上記メ
モリセルの容量素子金林成するための絶縁膜を形成し、
その一部をエツチング除去して基板表面を霧出したのち
全面に基板と同導伝壓の不純物を含む電極材料を形成し
、所望のマスクを用いて上記電極材料をエツチング加工
するに際し、その電極材料の一部が上記基板表面の露出
部に残置される如く行う方法である。

〔発明の効果〕

本発明によれは、メモリセルの容量素子を構成する導電
膜に異常電荷が発生したとしても、この電荷を半導体基
板に速やかに逃がすことができる。

このため、製造プロセス中及び回路動作中におけるメモ
リキャパシタ部の薄い絶縁膜の＠篭破壊に・劣る不良発
生率を著しく低下きせることができ、従って素子信頼性
及び製造歩留りの大幅な向上をはか！ｌｌ得る。

〔発明の実施例〕

第２図（ａ）〜（ｅ）は本発明の一実施例に係わる半導
体記憶装置製造工程を示す断面図である。なお、この図
では多数個のメモリキャパシタが形成される場合を示し
、さらに簡単化のためスイッチ用トシンシスタ素子の形
成工程は省略する。第２図（ａ）は、例えばＰ型シリコ
ン基板１１上に素子分離のためのフィールド酸化膜１２
を形成したのち、キャパシタ用の薄いゲート絶縁膜１３
が１００（λ〕程度形成された状態である。ここで、ゲ
ート絶縁膜１３としては熱酸化膜、熱望化膜、その他い
がなる絶縁膜であってもよい。

第２図（ａ）に示す状態の試料にマスク合わせを施し、
前記ゲート絶縁膜１３の一部をエツチング除去する。次
いで、全面に第２図（ｂ）に示す如くゲート電極材料と
なる多結晶シリコン膜１４に堆積する０ ６０Ｋｅｖでイオン注入し例えば１０００℃で約２０分
熱アニールすると、多結晶シリコン喚１４の層抵抗を５
０〜８０Ω／口に下げることが出来る。

このとき前記ゲート絶縁膜１３を除去した基板表面には
、ボロンが拡散され第２図（ｑに示す如くＰ壓拡散層１
５が形成芒れる。

次に、第２図（ｄ）に示す如く多結晶シリコン膜１４上
に所望パターンにフォトレジスト１６を形成し、このレ
ジスト１６をマスクとして多結晶シリコン膜１４を選択
エツチングする。このエツチングには、例えばＣ７２や
ＣｘＦｙＣ７ｚ等のＣ１を含むガスを使用するＲＩＥ法
を用いｔｌばよい。次いで、レジスト１６を除去したの
ち、第２図（ｅ）に示す如＜　Ｐ、縁膜１７及び絶縁膜
１７のコンタクトホールを介して多結晶シリコン膜１４
に接続されるＡｌ配配線１８を形成する。さらに、図示
しないスイッチ用トランジスタ素子を形成することによ
って、ダイナミックメモリセルが作成づれることになる
。なお、上記Ａｌ配線膜１８には例えば接地電位が与え
られるものとなっている。

、第３図は上記作成されたダイナミックメモリセルの配
列の一例を示す平面図であり、前記多結晶シリコン膜１
４は前記Ｐ型拡散層１５ｆ完全に覆かくして本実施例に
よれば、製造プロセス中におけるゲート絶縁膜１３の絶
縁破壊を未然に防止することができる。すなわち、従来
方法では前記多結晶シリコン膜１４を所定形状にエツチ
ング加工する際、エツチングガス中のＣｌ、Ｃ４２，Ｆ
　　等のイオンが多結晶シリコン膜１４に溜まり、ゲー
ト絶縁膜１３中に大きな電界を生じる。また、エツチン
グが終了しゲート電極が形成されると、ゲート電極が基
板１１から電気的に完全に分離されてし寸うので、ゲー
ト電極中の電荷は逃げ場を失う。通常は、エツチング終
了後も３０〜５０〔％〕のオーバエツチングが必袈であ
り、このオーバエツチング中にゲートＰ縁膜１３中の電
界が益々増大し、ついには静電破壊を招きゲート絶縁膜
１３のＰ５縁不良を生じる。笑際、ゲート電極中の電荷
は絶縁膜１３中の破壊電圧の低い部分に集中して流れる
ため、この部分を著しく劣化させ製造歩留りを著しく低
下ゴせる結果となった。

しかるに本実施例では、前記第２図（ｄＩに示したよう
に多結晶シリコン膜１４からなるゲート電極の一部分が
、Ｐ型拡散層１５を介してＰ型シリコ・Ｉへ ゲート絶縁膜１３中の電界が異常に大きくなり、ゲート
絶縁膜１３が枦、縁破壊を起こす等の問題は生じない。

また、本実施例では、ゲート′ｉ−極が基板と同じＰ型
の多結晶シリコンで形成されている為基板とはオーミッ
クな接触を毒しており、ゲート電極が基板１１に対し正
、負のいずれに帯電しても即座に電、荷を基板に逃がす
ことが出来、プロセス中の帯電によるゲート絶縁膜の破
壊を極めて有効に防止することが出来る。

この様にして製造されたダイナミックメモリのキャパシ
タのゲート電極は常に基板と同電位即ち、０■として用
いることが出来る。従って基板に負のバイアスをかける
場合や、あるいはキャパシタのゲート電極の餉−位を電
源電圧（例えば５Ｖ）に上げて用いる様な場合には、こ
のままでは用いることが出来ない。この様な場合に本発
明を適用したその他の実施例を第４〜６図に示す。

、第４図は本発明の似２の実施例を示す工程断面図でり
る。

′　例えば、第２図（ｄ）のプロセスが終了した後、フ
ォトレジスト１９を設けこれをマスクに例えばＡｓの様
なＮ型の不純物を多結晶シリコン層を通して基板に１オ
ン注入する。その後、フォトレジスト膜１９を除去して
熱工程を終ると、基板表面にＮ型層２０が形成され、こ
こに出来たＰＮ接合によってゲート電極は基板から、電
気的に分静されるため、ゲート１！Ｌ極には正のバイア
スを印加することが可能になる。この場合Ａｓを多結晶
シリコン層を通して基板に直接イオン注入する場合につ
いて述べたが、これは先ず多結晶シリコン層にイオン注
入を行い、次に熱工程を加えることにより基旗に拡散し
てもよい。又不純物はりんでもよい。

又図では、こうして形成されたＮ型層があらかじめ形成
されたＰ型層の内側に存在している場合を示しているが
、これは逆にＮ層がＰ層の外側に出てもＰ　Ｎ接合が形
成きれていればかまわない。

又Ａｓのかわりに、りんを用いてもよいことは言う壕で
もない。

第５図は本発明の第３の実施例を示すもので、第２図（
ｄ）のプロセスが終了した後ζらに、多結晶シリコンを
一例エッチング除去することにより基板と接触している
多結晶シリコンＮを、キャパシタのゲート絶縁膜を形成
している部分から切シ離した状態を示している。この場
合のエツチングは帯電効果の少い、溶液　　　　　　や
等方的なドライエツチングを用いるとよい。又その他の
帯電効果の少いエツチング方法なら何を用いてもよい。

又接触部の多結晶シリコン及び基板シリコンをすべて、
あるいは一部エッチング除去してももちろんかまわない
。第６図（ａ）　、　（ｂ）はそれぞれ本発明の、第４
．第５の実施例を示すものである。第６図（ａ）史）は
共に、基板と接触する多結晶シリコン膜の分離にエツチ
ングを用いず選択的に酸化を行う方法で行ったものであ
る。即第６図（ａ）ではシリコン窒化膜２１を用いて選
択酸化を行い基板と接触する部分の多結晶シリコンをす
べて酸化してしまった・場合であり、第６図（ｂ）は一
部のみ酸化を行いゲー゛　電極部の多結晶シリコン部か
ら基板と接触している多結晶シリコンを分離し、たもの
である。

以上、Ｐ型の多結晶シリコンの形成は、イオン注入によ
る場合についてのみ述べたが、これは熱拡散を用いても
よく又、不純物をドープされた多結晶シリコンをそのま
ま堆積させてもよい。又第２の実施例でｎがノ不純物を
基板に導入するに際しＡｓ及びＰのイオン注入を用いる
場合についてのみ述べたがこれはＰＯＣｌｌａ等を用い
たりんの熱拡散でもよいことけ言うまでもない。もちろ
んこの場合はフォトレジストではな（５ｉ０２やシリコ
ン窒化膜等のマスクが用いられる。

更につけ加えるなら、Ｐ型の多結晶シリコンを用いた場
合、多結晶シリコン膜形成後に高温プロセスを長時間行
うと多結晶シリコン中のボロンが薄いゲート（キャパシ
タ）絶縁膜を通して基板に拡散ばれるという現象が生じ
る。これを防ぐにはゲート絶縁膜としてボロンの拡散の
生じ難いシリコン窒化膜を用いればよい。これには特に
Ｓｉ基板を直接熱窒化して得られる絶縁膜がよい。

第７図は多結晶シリコン中にＰＮ接合が形成された例で
ある。ここではＮ型の多結晶シリコン被着後、基板との
接触部にボロンをイオン注入し、この部分及び基板表面
をＰ形にしている。その後エツチング加工するが、キャ
パシタ部ではボロンの拡散がないのでキャパシタの閾値
変動が少なく、又、多結晶シリコン中のＰＮ接合である
のでウェハー内に接合形成する場合に比べ逆方向耐圧を
低くできる。

以上の説明は寸べてＰＷＪ基板でのみ行って来たがｎ型
基板でも同様に適用出来る。

又ｎ、Ｐ両方の領域をもつ基板即ＣＭＯ８への応用も同
様に適用出来る。

【図面の簡単な説明】

第１シ１は従来一般的なダイナミックメモリセルを示す
回路構成図、第２図（ａ）〜（ｅ）は本発明の一実施例
に係わる半導体記憶装置製造工程を示す断面図、第３図
は上記実施例装置のメモリセル配列構造を示す平面図、
第４図、第５図、第６図（ａ）〜（ｂ）及び第７図はそ
れぞれ他の実施例の要部構成を示す断面図である。 図において、 １・・・トランジスタ素子、？・・・容−に４−素子、
３・・・ワードライン、４・・・ビットライン、１１・
・・シリコン基板（半導体基板）、１２・・・フィール
ド酸化膜、１３・・・ゲート絶縁膜、１４・・・Ｐ型多
結晶シリコン膜、１５・・・Ｐ型拡散層（同導電型領域
）、１６゜１９・・・レジスト、１７・・・絶縁膜、１
訃Ａｌ！配線膜、２０・・・Ｎ型拡散層。 代理人　弁理士　　　則　近　憲　佑　（他１名）箋１
図 冨′；２−図 蔗３０ 第５回 第　７　回

Claims (3)

【特許請求の範囲】
1. （１）トランジスタ素子及び容量素子からなるダイナミ
   ックメモリセルを複数個集積化してなる半導体記憶装置
   の製造方法に於て、半導体基板上に上記メモリセルの容
   量素子を構成するための絶縁膜を形成する工程と、前記
   絶縁膜を一部除去して基板表面の露出した第１の領域を
   形成する工程と、全面に基板と一１導′祇型の不純物の
   添加領域を含んだ導電膜を形成する工程と、所望のマス
   クを用い、＼−ヒＢ己ｇ、　％膜を選択エツチングする
   とともにその一部を上記第１の領域の少くとも一部に残
   存せしめる工程とを具備したことを特徴とする牛感体記
   憶装釘の製フ皆方法。
2. （２）碑毎、膜を選択エツチングした後、少くとも第１
   の領域と、前記導電膜の接する部分な含む領域の半導体
   基板上に基板と反対縛伝型の不純物がドーピングでれる
   工程を具備したことを％岱とする前記特許請求の範囲第
   １項記載の半導体記憶装置の製造方法。
3. （３）導電膜を選択エツチングした後、第１の領域と接
   続する前記導電膜を、メモリキャノくシタの電極を形成
   する前記導電膜から電気的に絶縁する工程を具備してな
   ることを特徴とする前＝ａ％許蹟求の範囲第１項記載の
   半導体記憶装置の製造方法。