JPH04255265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04255265A JPH04255265A JP3016283A JP1628391A JPH04255265A JP H04255265 A JPH04255265 A JP H04255265A JP 3016283 A JP3016283 A JP 3016283A JP 1628391 A JP1628391 A JP 1628391A JP H04255265 A JPH04255265 A JP H04255265A
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- polycrystalline silicon
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000605 extraction Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にコンデンサの形成方法に関する。
関し、特にコンデンサの形成方法に関する。
【０００２】
【従来の技術】メモリーセルを構成するコンデンサは、
図３に示すように、シリコン基板１上にＰ型ウェル２を
形成して抵抗を下げ、次でフィールド酸化膜３と容量酸
化膜４とを形成する。次で上層電極としての多結晶シリ
コン膜５を形成したのちリン等の不純物を導入して多結
晶シリコン膜５の抵抗を下げる方法が用いられていた。 この不純物のイオン注入の際は、下層電極となるシリコ
ン基板１と上層電極となる多結晶シリコン膜５とは、容
量酸化膜４により絶縁された状態となっていた。
図３に示すように、シリコン基板１上にＰ型ウェル２を
形成して抵抗を下げ、次でフィールド酸化膜３と容量酸
化膜４とを形成する。次で上層電極としての多結晶シリ
コン膜５を形成したのちリン等の不純物を導入して多結
晶シリコン膜５の抵抗を下げる方法が用いられていた。 この不純物のイオン注入の際は、下層電極となるシリコ
ン基板１と上層電極となる多結晶シリコン膜５とは、容
量酸化膜４により絶縁された状態となっていた。
【０００３】
【発明が解決しようとする課題】しかしながら上述した
従来の製造方法では、高電流によるイオン注入時のチャ
ージアップにより、容量酸化膜が絶縁破壊され、半導体
装置の製造歩留が低下するという欠点があった。
従来の製造方法では、高電流によるイオン注入時のチャ
ージアップにより、容量酸化膜が絶縁破壊され、半導体
装置の製造歩留が低下するという欠点があった。
【０００４】本発明の目的は、イオン注入時のチャージ
アップを防ぎ、歩留りの向上した半導体装置の製造方法
を提供することにある。
アップを防ぎ、歩留りの向上した半導体装置の製造方法
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に下層電極を形成する工程と、
この下層電極を含む全面に容量絶縁膜を形成したのちパ
ターニングし下層電極引出し用の開口部を形成する工程
とこの開口部を含む全面に多結晶シリコン層を形成した
のちイオン注入法により不純物を導入する工程と、不純
物が導入されたこの多結晶シリコン層をパターニングし
上層電極と前記下層電極に接続する引出し電極とを形成
する工程とを含むものである。
造方法は、半導体基板上に下層電極を形成する工程と、
この下層電極を含む全面に容量絶縁膜を形成したのちパ
ターニングし下層電極引出し用の開口部を形成する工程
とこの開口部を含む全面に多結晶シリコン層を形成した
のちイオン注入法により不純物を導入する工程と、不純
物が導入されたこの多結晶シリコン層をパターニングし
上層電極と前記下層電極に接続する引出し電極とを形成
する工程とを含むものである。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例を説明するための半導体
チップの断面図である。
。図１は本発明の第１の実施例を説明するための半導体
チップの断面図である。
【０００７】まず図１（ａ）に示すように、下層電極と
なるシリコン基板１の一主面に不純物を導入しＰ型ウェ
ル２を形成する。次で厚さ７００ｎｍ程度の素子分離用
のフィールド酸化膜３を選択的に形成して、素子形成領
域及びコンタクト領域を区画したのち、コンデンサを形
成する領域に容量酸化膜４を２０ｎｍ程度の厚さに形成
する。次に図１（ｂ）に示すように、フォトリソグラフ
ィー工程により、コンタクト領域の酸化膜を除去して開
口部５を形成しシリコン基板を露出させる。
なるシリコン基板１の一主面に不純物を導入しＰ型ウェ
ル２を形成する。次で厚さ７００ｎｍ程度の素子分離用
のフィールド酸化膜３を選択的に形成して、素子形成領
域及びコンタクト領域を区画したのち、コンデンサを形
成する領域に容量酸化膜４を２０ｎｍ程度の厚さに形成
する。次に図１（ｂ）に示すように、フォトリソグラフ
ィー工程により、コンタクト領域の酸化膜を除去して開
口部５を形成しシリコン基板を露出させる。
【０００８】次に、図１（ｃ）に示すように、全面に上
層電極となる多結晶シリコン膜６を形成した後パターニ
ングする。なお、上層電極はＭＯＳトランジスタのゲー
ト電極の製造工程で同時に形成される場合が多いが、ゲ
ート電極に導入する不純物の種類によっては多結晶シリ
コン膜６をパターニングせずに次のイオン注入工程に進
んでもよい。
層電極となる多結晶シリコン膜６を形成した後パターニ
ングする。なお、上層電極はＭＯＳトランジスタのゲー
ト電極の製造工程で同時に形成される場合が多いが、ゲ
ート電極に導入する不純物の種類によっては多結晶シリ
コン膜６をパターニングせずに次のイオン注入工程に進
んでもよい。
【０００９】このような構造でリン等の不純物の高電流
イオン注入を行なうことにより、多結晶シリコン膜６に
入射した正電荷は、Ｐ型ウェル２に流れるため、Ｐ型ウ
ェル２と多結晶シリコン膜６間の電位差は減少し、容量
酸化膜４は絶縁破壊されることはない。
イオン注入を行なうことにより、多結晶シリコン膜６に
入射した正電荷は、Ｐ型ウェル２に流れるため、Ｐ型ウ
ェル２と多結晶シリコン膜６間の電位差は減少し、容量
酸化膜４は絶縁破壊されることはない。
【００１０】次いで図１（ｄ）に示すように、フォトリ
ソグラフィ工程により、多結晶シリコン膜６の一部を切
断して上層電極７とＰ型ウェル２に接続する引出し電極
８とを分離することによりコンデンサを完成させる。
ソグラフィ工程により、多結晶シリコン膜６の一部を切
断して上層電極７とＰ型ウェル２に接続する引出し電極
８とを分離することによりコンデンサを完成させる。
【００１１】図２は本発明の第２の実施例を説明するた
めの半導体チップの断面図である。下層電極としてフィ
ールド酸化膜２上に第１の多結晶シリコン膜６Ａを、容
量絶縁膜として窒化シリコン膜４Ａを、そして上層電極
として第２の多結晶シリコン膜６Ｂを用い、窒化シリコ
ン膜４Ａに形成した開口部５Ａを介して第１の多結晶シ
リコン膜６Ａと第２の多結晶シリコン膜６Ｂを接続させ
、次で不純物の高電流イオン注入を行なう。次で第２の
多結晶シリコン膜６Ｂの一部を切断し引出し電極８Ａを
分離してコンデンサを完成させる。
めの半導体チップの断面図である。下層電極としてフィ
ールド酸化膜２上に第１の多結晶シリコン膜６Ａを、容
量絶縁膜として窒化シリコン膜４Ａを、そして上層電極
として第２の多結晶シリコン膜６Ｂを用い、窒化シリコ
ン膜４Ａに形成した開口部５Ａを介して第１の多結晶シ
リコン膜６Ａと第２の多結晶シリコン膜６Ｂを接続させ
、次で不純物の高電流イオン注入を行なう。次で第２の
多結晶シリコン膜６Ｂの一部を切断し引出し電極８Ａを
分離してコンデンサを完成させる。
【００１２】この第２の実施例においては、パターン設
計の自由度が大きいこと、及び第１の実施例と合わせて
実施することにより集積度が向上するという利点がある
。
計の自由度が大きいこと、及び第１の実施例と合わせて
実施することにより集積度が向上するという利点がある
。
【００１３】
【発明の効果】以上説明したように本発明によれば、上
層電極となる多結晶シリコン膜に不純物を導入する際に
容量絶縁膜の絶縁破壊を防止できるため、高歩留で半導
体装置を製造することができる効果がある。
層電極となる多結晶シリコン膜に不純物を導入する際に
容量絶縁膜の絶縁破壊を防止できるため、高歩留で半導
体装置を製造することができる効果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図３】従来の半導体装置の製造方法を説明するための
半導体チップの断面図である。
半導体チップの断面図である。
１ シリコン基板
２ Ｐ型ウェル
３ フィールド酸化膜
４ 容量酸化膜
５，５Ａ 開口部
６ 多結晶シリコン膜
６Ａ 第１の多結晶シリコン膜
６Ｂ 第２の多結晶シリコン膜
７ 上層電極
８，８Ａ 引出し電極
Claims (1)
- 【請求項１】 半導体基板上に下層電極を形成する工
程と、この下層電極を含む全面に容量絶縁膜を形成した
のちパターニングし下層電極引出し用の開口部を形成す
る工程とこの開口部を含む全面に多結晶シリコン層を形
成したのちイオン注入法により不純物を導入する工程と
、不純物が導入されたこの多結晶シリコン層をパターニ
ングし上層電極と前記下層電極に接続する引出し電極と
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016283A JPH04255265A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016283A JPH04255265A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255265A true JPH04255265A (ja) | 1992-09-10 |
Family
ID=11912229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016283A Pending JPH04255265A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189094A (ja) * | 2006-01-13 | 2007-07-26 | Fuji Electric Systems Co Ltd | Ｍｉｓ型コンデンサ及びｍｉｓ型コンデンサの製造方法 |
| JP2007243218A (ja) * | 2007-05-14 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121867A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPH02291163A (ja) * | 1989-05-01 | 1990-11-30 | Sony Corp | Ｍｉｓ容量の形成方法 |
-
1991
- 1991-02-07 JP JP3016283A patent/JPH04255265A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121867A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPH02291163A (ja) * | 1989-05-01 | 1990-11-30 | Sony Corp | Ｍｉｓ容量の形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189094A (ja) * | 2006-01-13 | 2007-07-26 | Fuji Electric Systems Co Ltd | Ｍｉｓ型コンデンサ及びｍｉｓ型コンデンサの製造方法 |
| JP2007243218A (ja) * | 2007-05-14 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4741549B2 (ja) * | 2007-05-14 | 2011-08-03 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970701 |