JPS5863158A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に二層ダート
構造を有するＭＯ８半導体メモリー装置の改良に係わる
ものである。

一般にＭＯ８Ｏ８型ダイアミランダムアクセスメモリ（
ＲＡＭ　）の二層ダート電極構造では第１のｆｆ−）電
極は電荷の蓄積用電極として使用され、第２のダート電
極はトランスファダート電極として利用されている。

このような二層ダート電極構造を有するＭＯ８型半導体
メモリは従来第１図のように構成されている。この半導
体メモリの製造方法を説明すると、例えば第１図囚乃至
同図（Ｃ）に示すようにＰ型導電形のシリコン基板１の
表面を選択的に酸化してフィールド酸化膜２を形成した
後、素子形成領域に第１のダート酸化膜３Ａを成長させ
る。

次いで、この上に第１のｙ−ト電極となる多結晶シリコ
ン４を堆積し、写真蝕刻法によυノ＋ターニングする。

次に低温ウェット酸化して前記第１のゲート電極となる
多結晶シリコン４０表面部に層間絶縁膜５を形成すると
同時にシリコン基板１の表面に第２のｆｆ−）酸化膜３
Ｂを形成する。更にこの上に第２のダート電極となる多
結晶シリコン６を堆積し、写真蝕刻法によ９　パターニ
ングを行なう。この後ソース・ドレイン領域７、層間Ｃ
ＶＤ膜８、Ａｔ配線層９を常法に従って形成し、ＭＯ８
型半導体メモリを作成する。

また近年、半導体メモリの製造において素子の高集積化
のため、よシ微細加工が要求され、シリコン酸化膜やｒ
−）１１イ極等のエツチングには、従来のウェットエツ
チングや等方性エツチングに代って、レジストとの寸法
変換差のない異方性イオンエツチング（Ｒｅｎｃｔｉｖ
ａ　ｉｏｎ　ｅｔｃｈ−１ｎｇ　）が広く採用され始め
ている。異方性イオンエツチングはエツチングの制御性
が非常によくバラツキの少々い高精度加工が得られるた
べ特に微細化に適した方法である。しかし異方性である
ため段差部の大きい構造を有する素子やエツチング下に
オーバーハング形状を有する素子では、エツチングに時
間がかかり、またエツチング残シを生じて短絡の原因と
なり、更にこの段差部の上に別の電極層を設りる場合に
段切れし易い々どの問題がある。

このため第１図に示すような二層電極構造を持つＭＯ８
半導体メモリでは、第１のｒ−）電極となる多結晶シリ
コン４と眉間絶縁膜５を足した部分の段差Ｈは相当大き
くなシ、この上に第２のｒ−ト電極となる多結晶シリコ
ン６を堆積する場合、段切れを生じ易い。また低温ウェ
ット酸化によシ第１のダート電極となる多結晶シリコン
４の端部が持ち上ってオーバーハング形状になシ易いな
どの問題がちシ異方性エツチングを使用することが非常
に困難であった。また従来の構造では第１および第２の
ダート酸化膜３に、３Ｂは別工程で形成しているため作
業性が悪く、またトランスファ？−）となる第２のｅ−
）電極もその膜厚が規制されるため層抵抗を低くするこ
とができないなどの欠点があった。

本発明は上記欠点に鑑みなされたもので第２のダート電
極を積層構造とすることによシ段差を小さくして異方性
エツチングの適用を容易にして高集積化を図ると共に、
第２のダート電極の層抵抗を低くして高速動作化を図り
、しかも第１および第２のｆ−）酸化膜を同時に形成し
て工程を短縮化した半導体装置の製造方法を提供するも
のである。

即ち本発明方法は半導体基板の表面に第１および第２の
ダート酸化膜を同時に形成する工程と、前記ダート酸化
膜の上に第１のｆｆ−）電極および第２のダート電極下
層部となる電極材料を同時に形成する工程と、前記電極
材料をパターニングして、これらの間にフィールド領域
を形成して素子分離する工程と、分離された第１のダー
ト電極間を接続する配線ノーを形成する工程と、前記第
２のダート電極下ノ一部に上層部となる電極材料を積層
して第２のｆ−）電極を形成する工程とからなることを
特徴とするものである。

以下本発明の実施例を図面を参照して詳細に説明する。

第２図に）に示すように半導体基板となるＰ型シリコン
基板１の表面を酸化して、第１および第２のｆ−）酸化
膜Ｓを同時に形成する。この５− ダート酸化膜３の上に、例えばＣＶＤ法によシ第１のダ
ート電極および第２のダート電極下層部となる多結晶シ
リコン４を厚さ３０００Ｘ堆積した後、この表面を酸化
して薄いシリコン酸化膜１０を成長させ、更にこの上に
ｃｖ’ｏ法にょシリコン酸化膜１１を厚さ２０００Ｘで
堆積する。この後シリコン窒化膜１１の上にレジストを
設け、これを）４ターニングしてレジストパターン１２
を形成する。

次いで、このレジストパターン１２をマスクとして、フ
ィールド領域のシリコン窒化膜１ハシリコン酸化膜１０
および多結晶シリコン４を順次エツチング除去して第２
図（Ｂ）の状態とした後、レジストパターン１２を剥離
する。

次にパターニングされたシリコン窒化膜１１をマスクと
して同図（Ｑに示すようにフィールド酸化膜２を成長さ
せて素子分離した後、第２図（ハ）および（ト）に示す
ように多結晶シリコン４の上の薄いシリコン酸化膜１０
とシリコン窒化膜１１を除去する。同図（ロ）はとの状
態を平面的に見た６− もので、多結晶シリコン４を設けた素子領域がフィール
ド酸化膜２によって分離されている。

次に第２図（ト）に示すように配線層となる多結晶シリ
コン１３を全面にＣＶＤ法によシ厚さ５００Ｘ堆積し、
ここに拡散あるいはインプラによって不純物をドーグし
て層抵抗を下げた後、更にこの上にＣＶＤ法によってシ
リコン酸化膜を厚さ３０００Ｘ堆積して層間絶縁膜５を
形成する。

次に写真蝕刻法によシレジストパターン１２を形成する
。

次いで第２図（Ｇ）に示すように、前記レジストパター
ン１２をマスクとして層間絶縁膜５を選択的にエツチン
グした後、露出した部分の多結晶シリコン１３を酸化し
て第２図（Ｉ）に示すように多結晶シリコン酸化膜１４
とする。この際上層の多結晶シリコン１３は厚さが５０
０１で、この下のダート電極となる多結晶シリコン４は
厚さが３ｏｏｏｌあす、この表ｆｆｒｉも多少酸化され
るが、上層の多結晶シリコンＩＳに比べて十分に膜厚が
厚いので何ら問題はない。

この状態を平面的に見ると、第２図（ロ）のようになり
電荷蓄積用の第１のｅ−）電極となる多結晶シリコン４
　Ａ、４　Ａ間は、その上面で配線用の多結晶シリコン
１３で接続されて導通した状態となシ、またトランス７
７ｆ−ト用の第２のダート電極下層部となる多結晶シリ
コン４Ｂは、その上面が多結晶シリコン酸化膜１４で覆
われ、絶縁分離された状態となる。

次に第２図（Ｊ）に示すように上面にレジス）　ｉ４タ
ーン１２を形成した後、多結晶シリコン酸化膜１４をエ
ツチング除去して第２図（６）に示すように第２のダー
ト電極下層部となる多結晶シリコン４Ｂを露出させる。

次いで第２のｆｆ−計電極上層部となる多結晶シリコン
６・を厚さ３０００Ｘで堆積した後、これを第２図（ト
）および（財）に示すように７４ターニングして、Ｅラ
ンスファーダートとなる第２のｒ−計電極を多結晶シリ
コン４Ｂと多結晶シリコン６の積層構造とし、厚さ約６
０００１のトランスファｆ−）とする。

この後、通常の方法によシンース・ドレイン領域７、コ
ンタクトホール１５、層間ＣＶＤ膜８、およびＡｔ配線
層９を順次形成して、第２図（転）および（０）に示す
二層電極構造の半導体メモリ装置を製造する。

従って上記方法によればトランスファｅ−）となる第２
の電極を形成する場合、予め下層部となる多結晶シリコ
ン４Ｂを形成した後、上層部となる多結晶シリコン６を
積層するので、この積層工程における段差が従来よシ非
常に小さく形成でき段切れを防止できると共に、層抵抗
を低くすることができる。また電極端部のオーバハング
もないのでエツチング残シによる短絡もガく十分な電極
間の耐圧性が得られ、異方性エツチングの使用を容易に
して微細加工を行なうことができる。

また第１および第２のダート酸化膜３は同時に形成され
るので、従来別個に形成していた方法に比べて工程を短
縮化することができる。

なお上記実施例ではｗＪｌおよび第２の電極を９− 形成する電極材料として多結晶シリコンを用いた場合に
ついて示したが、本発明はこれに限らずＭｏ５ｔ２．Ｗ
Ｓｉ２．　ＴａＳｉ２などの高融点金属硅化物を用いて
も良い。

以上説明した如く、本発明に係る半導体装置の製造方法
によれば、第２のダート電極を積層構造とすることによ
シ段差を小さくして異方性エツチングの適用を容易にし
て高集積化を図ると共に、第２のダート電極の層抵抗を
低くして高速動作化を図シ、シかも第１および第２のダ
ート酸化膜を同時に形成して工程を短縮化できるなど顕
著な効果を有するものである。

【図面の簡単な説明】

第１図は従来の二層ダート電極構造を有するＭＯ８型半
導体メモリを示すもので、同図（４）はその平面図、同
図（Ｂ）は同図（４）のＢ−Ｂ線に沿った断面図、同図
Ｃ）は同図（４）のＣ−Ｃ線に沿った断面図、第２図は
本発明の一実施例による二層ダート電極構造を有するＭ
Ｏ８型半導体メモリを順次工程に従って示すもので、同
図（Ａ）乃至（Ｑは断＝１０− 面図、同図（ハ）は平面図、同図（ト）は同図（ハ）の
Ｅ−Ｅ線に沿った断面図、同図（ト）および＠）は断面
図、同図（ロ）は平面図、同図（Ｉ）は同図αめのＩ−
Ｉ線に沿った断面図、同図（Ｊ）および（６）は断面図
、同図（Ｌ）は平面図、同図（ロ）は同図α、）のＭ−
Ｍ線に沿った断面図、同図（６）は平面図、同図（０）
は同図（へ）の０−（）線に沿った断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
．３１．３Ｂ・・・ダート酸化膜、４．４１．４Ｂ・・
・多結晶シリコン、５・・・層間絶縁膜、６・・・多結
晶シリコン、７・・・ソース−ドレイン領域、９・・・
Ａｔ配線層、１１・・・シリコン窄化膜、１２・・・レ
ジストパターン、１３・・・多結晶シリコン。 出願人代理人　弁理土鈴　江　武　彦 １１− α「−」

Claims (1)

【特許請求の範囲】
1. 半導体基板の表面に第１および第２のゲート酸化膜を同
   時に形成する工程と、前記ダート酸化膜の上に第１のダ
   ート電極および第２のダート電極下層部となる電極材料
   を同時に形成する工程と、前記電極材料をツヤターニン
   グして、これらの間にフィールド領域を形成して素子分
   離する工程と、分離された第１のダート電極間を接続す
   る配線層を形成する工程と、前記第２のダート電極下層
   部に上層部となる電極材料を積層して第２のｆ−）電極
   を形成する工程とからなることを特徴とする半導体装置
   の製造方法。