JPS61263265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61263265A JPS61263265A JP60105185A JP10518585A JPS61263265A JP S61263265 A JPS61263265 A JP S61263265A JP 60105185 A JP60105185 A JP 60105185A JP 10518585 A JP10518585 A JP 10518585A JP S61263265 A JPS61263265 A JP S61263265A
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- polycrystalline silicon
- silicon dioxide
- capacitor
- insulating film
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-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳダイナミックＲＡＭの製造方法に関する
ものであシ、特にＭＯＳキャパシタ及び素子分離領域の
高密度化を図った製造方法に関する。
ものであシ、特にＭＯＳキャパシタ及び素子分離領域の
高密度化を図った製造方法に関する。
従来の技術
ＭＯＳダイナミックＲＡＭは、近年集積度の向上が進、
％、２ｅｓｅＫビットのものが実用化されているが、製
造コストの低減のだめの小チツプ化や、素子特性向上の
ため、メモリーセル容量の増加が要求されている。現在
実用化されている２６６にビットダイナミックＲＡＭで
はメモリーセル面積は１ビツト当少６０〜１００μｄで
あシ、ソフトエラーを低減するため、キャパシタ容量は
約５０ｆＦに保たれている。メモリーセル面積を縮小し
、キャパシタ容量を減少しないためにはｌＭＯＳキャパ
シタの絶縁膜の実効膜厚を薄膜化すること。
％、２ｅｓｅＫビットのものが実用化されているが、製
造コストの低減のだめの小チツプ化や、素子特性向上の
ため、メモリーセル容量の増加が要求されている。現在
実用化されている２６６にビットダイナミックＲＡＭで
はメモリーセル面積は１ビツト当少６０〜１００μｄで
あシ、ソフトエラーを低減するため、キャパシタ容量は
約５０ｆＦに保たれている。メモリーセル面積を縮小し
、キャパシタ容量を減少しないためにはｌＭＯＳキャパ
シタの絶縁膜の実効膜厚を薄膜化すること。
素子分＊＠の縮小や溝形成によりキャパシタの実効表面
積を拡大することが提案されている。メモリー七ルア５
Ｅ１）ランジスタと１コンデン＋ −７ｊｈ ラなる２
６６にビットダイナミックＲＡＭのメモリー七μ構造の
一例として、概略を第３〜第４図に示す。第３図にはメ
モリーセルの部分構造断面図を、第４図にメモリーセル
の平面の概略図を示す。
積を拡大することが提案されている。メモリー七ルア５
Ｅ１）ランジスタと１コンデン＋ −７ｊｈ ラなる２
６６にビットダイナミックＲＡＭのメモリー七μ構造の
一例として、概略を第３〜第４図に示す。第３図にはメ
モリーセルの部分構造断面図を、第４図にメモリーセル
の平面の概略図を示す。
第３図は第４図に示すメモリーセルの平面の概略図にお
いて、ａ−ｂで示される部分の構造断面の概略である。
いて、ａ−ｂで示される部分の構造断面の概略である。
第３図に示す１はＰ型シリコン基板、２は選択酸化法に
よシ形成された素子分離領域、３は分離領域のチャンネ
ルストッパーＰ＋拡散層である。メモリーセルのキャパ
シタはＮ−拡散層４．絶縁膜５．多結晶シリコン膜電極
６によシ構成されている。ワード線には低抵抗ゲート電
極１５が用いられ、ゲート絶縁膜７．ソースドレイン拡
散層９とによシ、トランスファーゲートとなるＭＯ８Ｆ
ＲＴが構成されている。１Ｑは眉間絶縁膜であシ、１２
はアルミニウム合金よシなる電極配線であり、電極窓１
１で拡散層９に接続される。１３はパッシベーシッン膜
である。
よシ形成された素子分離領域、３は分離領域のチャンネ
ルストッパーＰ＋拡散層である。メモリーセルのキャパ
シタはＮ−拡散層４．絶縁膜５．多結晶シリコン膜電極
６によシ構成されている。ワード線には低抵抗ゲート電
極１５が用いられ、ゲート絶縁膜７．ソースドレイン拡
散層９とによシ、トランスファーゲートとなるＭＯ８Ｆ
ＲＴが構成されている。１Ｑは眉間絶縁膜であシ、１２
はアルミニウム合金よシなる電極配線であり、電極窓１
１で拡散層９に接続される。１３はパッシベーシッン膜
である。
第４図はメモリーセルの平面の概略図であり、ムは分離
領域、６ムはキャパシタのセルプレートの端部を示して
おシ、囲まれた部分がセルプレートの窓になシ、２ムと
６人によシ囲まれた領域６ムがキャパシタとなる。１５
はワード線を示している。１２はアルミニウム合金よシ
なるビット線であシ、開孔部１１によｆｉＮ十拡散拡散
層続されている（参考：電子材料１９８４年１１月号Ｐ
Ｐ６９〜了４）。
領域、６ムはキャパシタのセルプレートの端部を示して
おシ、囲まれた部分がセルプレートの窓になシ、２ムと
６人によシ囲まれた領域６ムがキャパシタとなる。１５
はワード線を示している。１２はアルミニウム合金よシ
なるビット線であシ、開孔部１１によｆｉＮ十拡散拡散
層続されている（参考：電子材料１９８４年１１月号Ｐ
Ｐ６９〜了４）。
発明が解決しようとする問題点
前記構造に係るＭＯＳダイナミックＲＡＭにおいて、小
チツプ化や、ソフトエラ率の低下のためのＭＯＳキャパ
シタの容量の増加が必要とされている。このために、最
も重要となるのが、小さなメモリーセル面積で、５０ｆ
１以上の大きな容量を実現することである。実効面積を
増加するために、第４図に示す６ムの部分に、深い溝を
掘り。
チツプ化や、ソフトエラ率の低下のためのＭＯＳキャパ
シタの容量の増加が必要とされている。このために、最
も重要となるのが、小さなメモリーセル面積で、５０ｆ
１以上の大きな容量を実現することである。実効面積を
増加するために、第４図に示す６ムの部分に、深い溝を
掘り。
３次元的にＭＯＳキャパシタを形成する構造が提案され
ているが、製造工程がかなシ複雑であり。
ているが、製造工程がかなシ複雑であり。
かつ加工精度が充分でないなど実用化には多くの問題が
ある。
ある。
一方、素子分離に選択酸化法を用いているが。
これはバーズビークと呼ばれる横方向への広がシが大き
く、メモリーセル面積縮小の障害となっている。バーズ
ビークを減少する方法も多く報告されているが、製造工
程の複雑さ、基板へのダメージ、微小リークの発生など
実用上多くの課題がある。さらに、容量向上のために、
ＭＯＳキャパシタの絶縁膜の薄膜化が効果的であるが、
絶縁膜として用いる二酸化珪素膜が２Ｏｎ１ｍ以下にな
ると絶縁破壊強度の著しい低下が発生しやすい。特に選
択酸化工程を経た基板上に、酸化によシ二酸化珪素膜を
形成し、ＭＯＳキャパシタを製作した場合、このような
問題が発生しやすい。
く、メモリーセル面積縮小の障害となっている。バーズ
ビークを減少する方法も多く報告されているが、製造工
程の複雑さ、基板へのダメージ、微小リークの発生など
実用上多くの課題がある。さらに、容量向上のために、
ＭＯＳキャパシタの絶縁膜の薄膜化が効果的であるが、
絶縁膜として用いる二酸化珪素膜が２Ｏｎ１ｍ以下にな
ると絶縁破壊強度の著しい低下が発生しやすい。特に選
択酸化工程を経た基板上に、酸化によシ二酸化珪素膜を
形成し、ＭＯＳキャパシタを製作した場合、このような
問題が発生しやすい。
メモリーセル面積のｗａｌトのために、製造工程が複雑
にならず、かつ従来の製造技術を著しく変更することな
く実現できるような製造方法が要求されているがｌＭＯ
Ｓキャパシターの絶縁膜の薄膜化によるだけでは限界が
ある。
にならず、かつ従来の製造技術を著しく変更することな
く実現できるような製造方法が要求されているがｌＭＯ
Ｓキャパシターの絶縁膜の薄膜化によるだけでは限界が
ある。
本発明はダイナミックＲＡＭの製造において。
素子分離領域の実効幅の縮小と、ＭＯＳキャパシタの絶
縁膜の耐圧分布の改善を図シ、かつ製造工程を従来方法
より著しく複雑にすることなくメモリーセル面積の縮少
を図る半導体装置の製造方法を提供するものである。
縁膜の耐圧分布の改善を図シ、かつ製造工程を従来方法
より著しく複雑にすることなくメモリーセル面積の縮少
を図る半導体装置の製造方法を提供するものである。
問題点を解決するための手段
本発明は半導体基板の主面に絶縁膜を形成し。
同絶縁膜上に第１の多結晶シリコン膜を形成する工程と
、この第１の多結晶シリコン膜に選択酸化によ）素子分
離領域を形成する工程と、第１の多結晶シリコン膜に導
電性被膜の配線を接続する工程からなることを特徴とす
る半導体装置の製造方法である。上記方法によシ、従来
方法におけるＭＯＳダイナミックＲＡＭのメモリーセル
面積の縮小における課題の解決を可能にするものである
。
、この第１の多結晶シリコン膜に選択酸化によ）素子分
離領域を形成する工程と、第１の多結晶シリコン膜に導
電性被膜の配線を接続する工程からなることを特徴とす
る半導体装置の製造方法である。上記方法によシ、従来
方法におけるＭＯＳダイナミックＲＡＭのメモリーセル
面積の縮小における課題の解決を可能にするものである
。
作用
本発明はＭＯＳダイナミックＲＡＭの製造において、Ｍ
ＯＳキャパシタを構成する絶縁膜および第１の多結晶シ
リコン膜を形成した後に、この第１の多結晶シリコン膜
を選択酸化することにより分離領域を形成する。この方
法によシ、二酸化珪素膜の絶縁耐圧の低下やビンホーｙ
の発生を防止することを可能にした。さらに、ＭＯＳキ
ャパシタの電極として用いる多結晶シリコン膜を選択酸
化することによシ、バーズビークは発生ｆるが。
ＯＳキャパシタを構成する絶縁膜および第１の多結晶シ
リコン膜を形成した後に、この第１の多結晶シリコン膜
を選択酸化することにより分離領域を形成する。この方
法によシ、二酸化珪素膜の絶縁耐圧の低下やビンホーｙ
の発生を防止することを可能にした。さらに、ＭＯＳキ
ャパシタの電極として用いる多結晶シリコン膜を選択酸
化することによシ、バーズビークは発生ｆるが。
キャパシタの電極と絶縁膜の境界部分ではバーズビーク
による影響を受けず、実効的なキャパシタ面積はバーズ
ビークによる減少が殆んど起らない。
による影響を受けず、実効的なキャパシタ面積はバーズ
ビークによる減少が殆んど起らない。
以上のように１分離幅の実効的な縮小と、絶縁膜の均一
性の改善によシ、メモリーセル面積の縮小による高密度
化を可能にした。
性の改善によシ、メモリーセル面積の縮小による高密度
化を可能にした。
実施例
次に本発明に係るＭＯＳダイナミックＲＡＭの製造方法
について図面を３照しながら説明する。
について図面を３照しながら説明する。
第１図は本発明に係るＭＯＳダイナミックＲＡＭのメモ
リーセルの構造断面の概略図である。１はＰ型シリコン
基板、３は素子分離領域２の下に形成されたＰ 拡散層
からなるチャンネルストッパー領域を示す。ＭＯＳキャ
パシタは絶縁膜６．導電性を有する第１の多結晶シリコ
ン膜１６及び第１の多結晶シリコン膜を接続する第２の
多結晶シリコン膜１７からなる。絶縁膜６は分離領域２
の底部にま゛で入シ込んだ形状になシ１選択酸化により
生じたバーズビークによｆｉＭＯｓキャパシタの面積は
減少しない。ＭＯｉＳキャパシターの基板側にはＮ−拡
散層１８が形成されている。γはアクセストランジスタ
を構成するＭＯＳＦＥＴのゲート絶縁膜、８は電極であ
シ、ワード線となる。
リーセルの構造断面の概略図である。１はＰ型シリコン
基板、３は素子分離領域２の下に形成されたＰ 拡散層
からなるチャンネルストッパー領域を示す。ＭＯＳキャ
パシタは絶縁膜６．導電性を有する第１の多結晶シリコ
ン膜１６及び第１の多結晶シリコン膜を接続する第２の
多結晶シリコン膜１７からなる。絶縁膜６は分離領域２
の底部にま゛で入シ込んだ形状になシ１選択酸化により
生じたバーズビークによｆｉＭＯｓキャパシタの面積は
減少しない。ＭＯｉＳキャパシターの基板側にはＮ−拡
散層１８が形成されている。γはアクセストランジスタ
を構成するＭＯＳＦＥＴのゲート絶縁膜、８は電極であ
シ、ワード線となる。
９はＮ 拡散層であり、ソーストレイン拡散領域を示す
。１０は二酸化珪素膜などよシなる眉間絶縁膜であシ、
１トはＮ＋拡散領域９からの電極取り出し用の開孔部、
１２はアルミニウム合金による配線を示し、ビット線を
構成する。１３はチップ保護のパッシベーション膜でア
ル。
。１０は二酸化珪素膜などよシなる眉間絶縁膜であシ、
１トはＮ＋拡散領域９からの電極取り出し用の開孔部、
１２はアルミニウム合金による配線を示し、ビット線を
構成する。１３はチップ保護のパッシベーション膜でア
ル。
次に、第２図（＆）〜（ｆ）に本実施例の製造工程、特
にＭＯＳキャパシタ及び素子分離の形成工程について、
その工程途中断面図を示す。
にＭＯＳキャパシタ及び素子分離の形成工程について、
その工程途中断面図を示す。
第２図（ａ）に示すように、Ｐ型シリコン基板１に全面
にヒ素をイオン注入法によシ注入し、表面にＮ一層１８
を形成する。次にＭＯＳキャパシタを構成する二酸化珪
素膜６．第１の多結晶シリコン膜１ｅを形成する。二酸
化珪素膜６．多結晶シリコン膜１ｅの膜厚は各々、１０
ｎｍ 、２５Ｏｎ！１１である。多結晶シリコン膜１６
は、リンなどの不純物を含む混合ガスで成長した導電性
を有するもの、又は堆積後、リンなどを蒸着し導電性を
与えることが可能である。また、第２図（ａ）の工程で
は不純物を含まない多結晶シリコン膜を用層、チ述の第
２の多結晶シリコン膜堆積後、第１．第２の多結晶シリ
コン膜を同時に不純物拡散することも可能である。次に
、第２図Φ）のように、多結晶シリコン膜１６を酸化し
、二酸化珪素膜１９を形成し、チッ化珪素膜２ｏを堆積
する。選択酸化領域を形成する第１のマスクによりフォ
トレジスト２１のパターンを設ける。次に第２図（Ｃ）
のように、フォトレジスト２１をマスクとして、チッ化
珪素膜２０、二酸化珪素膜１９をエツチングする。次に
チャンネルストッパー形成のため、ボロンＢ をイオ
ン注入法により注入する。加速エネルギー１００ＫｅＶ
、注入量１×１ｏ１３／ｃｒ！ノ条件で注入し、Ｎ−拡
散層１８を打ち返し、Ｐ＋領域とする。
にヒ素をイオン注入法によシ注入し、表面にＮ一層１８
を形成する。次にＭＯＳキャパシタを構成する二酸化珪
素膜６．第１の多結晶シリコン膜１ｅを形成する。二酸
化珪素膜６．多結晶シリコン膜１ｅの膜厚は各々、１０
ｎｍ 、２５Ｏｎ！１１である。多結晶シリコン膜１６
は、リンなどの不純物を含む混合ガスで成長した導電性
を有するもの、又は堆積後、リンなどを蒸着し導電性を
与えることが可能である。また、第２図（ａ）の工程で
は不純物を含まない多結晶シリコン膜を用層、チ述の第
２の多結晶シリコン膜堆積後、第１．第２の多結晶シリ
コン膜を同時に不純物拡散することも可能である。次に
、第２図Φ）のように、多結晶シリコン膜１６を酸化し
、二酸化珪素膜１９を形成し、チッ化珪素膜２ｏを堆積
する。選択酸化領域を形成する第１のマスクによりフォ
トレジスト２１のパターンを設ける。次に第２図（Ｃ）
のように、フォトレジスト２１をマスクとして、チッ化
珪素膜２０、二酸化珪素膜１９をエツチングする。次に
チャンネルストッパー形成のため、ボロンＢ をイオ
ン注入法により注入する。加速エネルギー１００ＫｅＶ
、注入量１×１ｏ１３／ｃｒ！ノ条件で注入し、Ｎ−拡
散層１８を打ち返し、Ｐ＋領域とする。
フォトレジスト２１を除去し、多結晶シリコン膜１６を
酸化し、第２図（ｄ）のように１分離領域２を形成する
。不純物を含む多結晶シリコン膜１ｅの酸化速度は速く
、水蒸気雰囲気、９００’Ｃで酸化することにより、多
結晶シリコン膜１６は酸化され、二酸化珪素膜２が膜厚
０．５μｍとなる。チャンネルストッパーＰ＋拡散層３
の横方向への広がりが小さく、マスクに対して横方向へ
の広がりを０．１ μｍ程度におさえることが可能であ
る。選択酸化後、チッ化珪素膜２０．二酸化珪素膜１９
を除去し、多結晶シリコン膜１６の表面を露出する。次
に第２図（ｅｌ）のように、第２の多結晶シリコン膜１
７を２００ｎＷ１の厚みで堆積し、リンの蒸着によシ、
導電性を与える。次に第２図（ｎのように、第２のマス
クによｐ、ＭＯＳキャパシタの電極パターンを形成する
。２層の多結晶シリコン膜１６．１７を同時にエツチン
グする。次にトランスファーゲートとなるＭＯＳＦＥＴ
のゲート絶縁膜７、低抵抗ゲート電極又は第３の多結晶
シリコン膜電極８．ソースドレインを拡散層９を形成・
する。眉間絶縁膜１０．アルミニウム合金による配線１
２を実施し、バックベーシヲン膜形成を行うことによシ
、第１図に示すような半導体装置が製造される。このよ
うにして形成されたメモリーセルのＭＯＳキャパシタ面
積は多結晶シリコン膜の選択酸化によυ発生するバーズ
ビークの影響を殆んど受けないため、実効面積を増加で
きた。例えば第４図に示した平面図の例では、１ビツト
当シのセル面積を約１００μ−とすると、約２０％。
酸化し、第２図（ｄ）のように１分離領域２を形成する
。不純物を含む多結晶シリコン膜１ｅの酸化速度は速く
、水蒸気雰囲気、９００’Ｃで酸化することにより、多
結晶シリコン膜１６は酸化され、二酸化珪素膜２が膜厚
０．５μｍとなる。チャンネルストッパーＰ＋拡散層３
の横方向への広がりが小さく、マスクに対して横方向へ
の広がりを０．１ μｍ程度におさえることが可能であ
る。選択酸化後、チッ化珪素膜２０．二酸化珪素膜１９
を除去し、多結晶シリコン膜１６の表面を露出する。次
に第２図（ｅｌ）のように、第２の多結晶シリコン膜１
７を２００ｎＷ１の厚みで堆積し、リンの蒸着によシ、
導電性を与える。次に第２図（ｎのように、第２のマス
クによｐ、ＭＯＳキャパシタの電極パターンを形成する
。２層の多結晶シリコン膜１６．１７を同時にエツチン
グする。次にトランスファーゲートとなるＭＯＳＦＥＴ
のゲート絶縁膜７、低抵抗ゲート電極又は第３の多結晶
シリコン膜電極８．ソースドレインを拡散層９を形成・
する。眉間絶縁膜１０．アルミニウム合金による配線１
２を実施し、バックベーシヲン膜形成を行うことによシ
、第１図に示すような半導体装置が製造される。このよ
うにして形成されたメモリーセルのＭＯＳキャパシタ面
積は多結晶シリコン膜の選択酸化によυ発生するバーズ
ビークの影響を殆んど受けないため、実効面積を増加で
きた。例えば第４図に示した平面図の例では、１ビツト
当シのセル面積を約１００μ−とすると、約２０％。
セル面積を６５μ♂の場合には、約３５％のキャパシタ
の実効面積の増加が可能となった。さらに選択酸化の低
温化及び酸化時間の短縮によシ、チャンネルストッパー
のＰ＋拡散層の横方向への広がりも従来方式の１以下に
小さくできる。また。
の実効面積の増加が可能となった。さらに選択酸化の低
温化及び酸化時間の短縮によシ、チャンネルストッパー
のＰ＋拡散層の横方向への広がりも従来方式の１以下に
小さくできる。また。
前述のように選択酸化工程の前に絶縁膜を形成すること
によシ、二酸化珪素膜の絶縁破壊強度の低下やバラツキ
の発生を防ぐことが可能となった。
によシ、二酸化珪素膜の絶縁破壊強度の低下やバラツキ
の発生を防ぐことが可能となった。
膜厚１０ｎｍで、酸化膜耐圧の分布は９〜１１ｖに集中
しておシ、酸化膜耐圧の高性能を維持することができた
。
しておシ、酸化膜耐圧の高性能を維持することができた
。
発明の効果
以上のように本発明によれば、ＭＯＳキャパシタの絶縁
膜である二酸化珪素膜を選択酸化工程前に形成すること
によシ、二酸化珪素膜の耐圧分布の改善を図ることが可
能となった。また、第１の多結晶シリコン膜の選択酸化
により１分離領域を形成するため、バーズビークにより
ＭｏＳキャパシタの実効表面積の減少が殆んどない。さ
らに。
膜である二酸化珪素膜を選択酸化工程前に形成すること
によシ、二酸化珪素膜の耐圧分布の改善を図ることが可
能となった。また、第１の多結晶シリコン膜の選択酸化
により１分離領域を形成するため、バーズビークにより
ＭｏＳキャパシタの実効表面積の減少が殆んどない。さ
らに。
低温の選択酸化により、チャンネルストッパーのＰ＋拡
散層の横方内床がシを小さく押えることが可能となった
。このように複雑な製造工程を用いることなく、容易に
メモリーセル容量の増加を可能にした。
散層の横方内床がシを小さく押えることが可能となった
。このように複雑な製造工程を用いることなく、容易に
メモリーセル容量の増加を可能にした。
第１図は本発明に係るＭＯＳダイナミックＲＡＭのメモ
リーセルの構造を示す断面図、に２図（ａ）〜（１＞は
本発明に係るメモリーセルの製造工程順断面図、第３図
は従来の製造方法による構造を示す断面図、第４図はメ
モリーセルの平面パターン図である。 ２・・・・・・二酸化珪素膜、３・・・・・・チャンネ
ルストッパー、５・・・・・・絶縁膜、１６・・・・・
・第１の多結晶シリコン膜、１７・・・・・・第２の多
結晶シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名４＝
−Ｐ’！シリコン邊≧Ｖ之 １７−−−オｚ７ 、。 ”−−Ｎ−＄秩噌 第２図
リーセルの構造を示す断面図、に２図（ａ）〜（１＞は
本発明に係るメモリーセルの製造工程順断面図、第３図
は従来の製造方法による構造を示す断面図、第４図はメ
モリーセルの平面パターン図である。 ２・・・・・・二酸化珪素膜、３・・・・・・チャンネ
ルストッパー、５・・・・・・絶縁膜、１６・・・・・
・第１の多結晶シリコン膜、１７・・・・・・第２の多
結晶シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名４＝
−Ｐ’！シリコン邊≧Ｖ之 １７−−−オｚ７ 、。 ”−−Ｎ−＄秩噌 第２図
Claims (2)
- （１）半導体基板の主面に絶縁膜を形成し、同絶縁膜上
に第１の多結晶シリコン膜を形成する工程と、前記第１
の多結晶シリコン膜に選択酸化により素子分離領域を形
成する工程と、前記第１の多結晶シリコン膜に導電性被
膜の配線を接続する工程からなることを特徴とする半導
体装置の製造方法。 - （２）導電性被膜が導電性を有する多結晶シリコン膜か
らなることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105185A JP2511852B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105185A JP2511852B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263265A true JPS61263265A (ja) | 1986-11-21 |
| JP2511852B2 JP2511852B2 (ja) | 1996-07-03 |
Family
ID=14400616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105185A Expired - Lifetime JP2511852B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511852B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293667A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779643A (en) * | 1980-11-06 | 1982-05-18 | Toshiba Corp | Semiconductor device |
| JPS57159065A (en) * | 1981-03-25 | 1982-10-01 | Toshiba Corp | Manufacture of semiconductor devcie |
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| JPS5918874A (ja) * | 1982-07-22 | 1984-01-31 | 有限会社ターモ | 係合具 |
-
1985
- 1985-05-17 JP JP60105185A patent/JP2511852B2/ja not_active Expired - Lifetime
Patent Citations (5)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293667A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2511852B2 (ja) | 1996-07-03 |
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