JPH0210864A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0210864A JPH0210864A JP63161759A JP16175988A JPH0210864A JP H0210864 A JPH0210864 A JP H0210864A JP 63161759 A JP63161759 A JP 63161759A JP 16175988 A JP16175988 A JP 16175988A JP H0210864 A JPH0210864 A JP H0210864A
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- film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置とりわけダイナミックランダムアク
セスメモリのセルに関するものである。
セスメモリのセルに関するものである。
従来の技術
近年、半導体記憶装置とシわけダイナミックＲＡＭの高
集積化、微細化には目をみはるものがある。これらの素
子の微細化に伴いメモリー七ルの面積も縮小化の一途を
たどっている。従来、メモリーセルのセル容量として平
行平板容量の構造を持つプレーナ型キャパシタが主とし
てもちいられてきた。しかしながら、もはやプレーナキ
ャパシタでは充分なセル容量（Ｃｓ＝４０ｆＦ） を
確保するのが困難になり３次元構造を有するトレンチキ
ャパシタなどが用いられるに到った。トレンチキャパシ
タはシリコン基板に数ミクロンの深く高アスペクト比の
溝もしくは穴を堀りその側壁部もキャパシタとして利用
するというものでプレーナキャパシタと同一面積でプレ
ーナキャパシタの数倍のセル容量を得ることが出来る。
集積化、微細化には目をみはるものがある。これらの素
子の微細化に伴いメモリー七ルの面積も縮小化の一途を
たどっている。従来、メモリーセルのセル容量として平
行平板容量の構造を持つプレーナ型キャパシタが主とし
てもちいられてきた。しかしながら、もはやプレーナキ
ャパシタでは充分なセル容量（Ｃｓ＝４０ｆＦ） を
確保するのが困難になり３次元構造を有するトレンチキ
ャパシタなどが用いられるに到った。トレンチキャパシ
タはシリコン基板に数ミクロンの深く高アスペクト比の
溝もしくは穴を堀りその側壁部もキャパシタとして利用
するというものでプレーナキャパシタと同一面積でプレ
ーナキャパシタの数倍のセル容量を得ることが出来る。
しかし、トレンチキャパシタには隣接するトレンチ間の
リークやａ線によるソフトエラーに弱いという問題があ
る。これらの問題を解決する為最近ではトレンチに の側壁’Ｎ” ／Ｐ＋の２重拡散層形成するいわゆるＨ
ｉ−Ｃ構造を採用している。 に第２図は従
来の技術によるトレンチ側壁′Ｎ＋／Ｐ＋の２重拡散層
を有するトレンチセルの製造方法をプロセス断面流れ図
により示したものである。′ｉずＰウェル２内にトレン
チ３を有するシリコン基板にフォトリソグラフィー技術
によりレジストパターン４を形成し、レジストをマスク
として硼素イオンＢ＋をウェーハ面に直角な方向に対し
て２０〜３０度の角度で斜めイオン注入を行いトレンチ
側壁に硼素注入領域１６を形成する。（第２図＆）注入
マスクのレジストを除去した後、所定の熱処理を行い熱
拡散によりＰ型領域８を形成する。（第２図ｂ） その後、トレンチ側壁部に砒素によりＮ＋拡散層１２を
形成し続いて容量絶縁膜１３、セルプレート１４を形成
する多結晶シリコン膜を堆積する。
リークやａ線によるソフトエラーに弱いという問題があ
る。これらの問題を解決する為最近ではトレンチに の側壁’Ｎ” ／Ｐ＋の２重拡散層形成するいわゆるＨ
ｉ−Ｃ構造を採用している。 に第２図は従
来の技術によるトレンチ側壁′Ｎ＋／Ｐ＋の２重拡散層
を有するトレンチセルの製造方法をプロセス断面流れ図
により示したものである。′ｉずＰウェル２内にトレン
チ３を有するシリコン基板にフォトリソグラフィー技術
によりレジストパターン４を形成し、レジストをマスク
として硼素イオンＢ＋をウェーハ面に直角な方向に対し
て２０〜３０度の角度で斜めイオン注入を行いトレンチ
側壁に硼素注入領域１６を形成する。（第２図＆）注入
マスクのレジストを除去した後、所定の熱処理を行い熱
拡散によりＰ型領域８を形成する。（第２図ｂ） その後、トレンチ側壁部に砒素によりＮ＋拡散層１２を
形成し続いて容量絶縁膜１３、セルプレート１４を形成
する多結晶シリコン膜を堆積する。
発明が解決しようとする課題
従来例で述べたトレンチ側壁部でのＮ”／Ｐ＋拡散層の
形成でＰ 拡散層の形成にはイオン注入が用いられてお
シさらにＰ散拡散層の濃度分布はトレンチ側壁表面が最
も高濃度で側壁表面から離れるに従い濃度は低くなるま
た斜めイオン注入を採用してもトレンチ底部に注入され
る硼素イオンの量はトレンチ側壁部に比べ数倍〜十数倍
高濃度となシ濃度の不均一だけでなく高濃度のイオン注
入により基板に損傷が導入される可能性がある。また後
工程でのＮ＋領域形成を行う場合、トレンチ側壁表面に
高濃度のＰ＋領域が存在すると高濃度のＮ＋拡散層が得
にくくなってしまう。
形成でＰ 拡散層の形成にはイオン注入が用いられてお
シさらにＰ散拡散層の濃度分布はトレンチ側壁表面が最
も高濃度で側壁表面から離れるに従い濃度は低くなるま
た斜めイオン注入を採用してもトレンチ底部に注入され
る硼素イオンの量はトレンチ側壁部に比べ数倍〜十数倍
高濃度となシ濃度の不均一だけでなく高濃度のイオン注
入により基板に損傷が導入される可能性がある。また後
工程でのＮ＋領域形成を行う場合、トレンチ側壁表面に
高濃度のＰ＋領域が存在すると高濃度のＮ＋拡散層が得
にくくなってしまう。
本発明は水素イオン注入によって比較的Ｐウェルの濃度
の薄くなシがちなトレンチ下部付近のＬＯＣＯＳ分離下
の領域を高濃度のＰ型領域とし、トレンチ側壁部及び底
部には硼素注入による注入欠陥を導入することなしにか
つその後の砒素にょるトレンチ側壁への高濃度のＮ”拡
散層の形成をも可能としているもので、トレンチ構造を
有するメモリセルのトレンチ間のリーク電流や、メモリ
ー動作におけるトレンチセル間の相互干渉を防止すると
ともに、α線等によるソフトエラー率を従来のセルに比
べ改善する構造を有する半導体装置を実現するだめの製
造方法である。
の薄くなシがちなトレンチ下部付近のＬＯＣＯＳ分離下
の領域を高濃度のＰ型領域とし、トレンチ側壁部及び底
部には硼素注入による注入欠陥を導入することなしにか
つその後の砒素にょるトレンチ側壁への高濃度のＮ”拡
散層の形成をも可能としているもので、トレンチ構造を
有するメモリセルのトレンチ間のリーク電流や、メモリ
ー動作におけるトレンチセル間の相互干渉を防止すると
ともに、α線等によるソフトエラー率を従来のセルに比
べ改善する構造を有する半導体装置を実現するだめの製
造方法である。
課題を解決するだめの手段
本発明はＰ型導電成を有するシリコン基板またはＰ型導
電成のウェルを有するシリコン基板にフォトリングラフ
イー技術にょシ形成したレジストパターンをマスクにし
て水素イオンａ＋ ｔシリコン表面から所定の深さの領
域に所定類イオン注入し、注入マスクであるレジストを
除去後に４ｏｏ℃〜４ｓｏｂで不活性ガス雰囲気中で熱
処理を行い、水素イオン注入領域に所定の濃度のＰ型領
域を形成した後、水素イオン注入領域であるシリコン表
面にＬＯＣＯ８分離、水素イオン未注入領域にトレの２
重拡散領域を形成するものである。
電成のウェルを有するシリコン基板にフォトリングラフ
イー技術にょシ形成したレジストパターンをマスクにし
て水素イオンａ＋ ｔシリコン表面から所定の深さの領
域に所定類イオン注入し、注入マスクであるレジストを
除去後に４ｏｏ℃〜４ｓｏｂで不活性ガス雰囲気中で熱
処理を行い、水素イオン注入領域に所定の濃度のＰ型領
域を形成した後、水素イオン注入領域であるシリコン表
面にＬＯＣＯ８分離、水素イオン未注入領域にトレの２
重拡散領域を形成するものである。
作 用
本発明の製造方法によれば、水素イオンは質量が極めて
軽い（質量数＝１）為、通常用いられるイオン注入装置
によっても容易に数ミグ１フ〜士数ミクロンの深さまで
シリコン中に注入するととができる。また、水素イオン
はシリコン中とレジスト中での注入飛程が大きく異なシ
レジストが強力な注入マスクとなる。従って、水素イオ
ン注入によりＰウェルの深い部分に高濃度のＰ型領域を
形成することにより、トレンチ側壁部及び底部に硼素の
イオン注入による注入損傷を導入することなく、かつ後
工程でトレンチ側壁に高濃度のＮ＋拡散層を形成するこ
とを可能としている。このため、非常に深いトレンチを
有するメモリセルにおいても容易にトレンチ側壁にＮ”
／Ｐ＋の２重拡散層を形成することが出来、トレンチ間
のリーク電流やトレンチセル間の相互干渉、またα線等
圧よるソフトエラー耐性の強いトレンチセルを実現出来
る。
軽い（質量数＝１）為、通常用いられるイオン注入装置
によっても容易に数ミグ１フ〜士数ミクロンの深さまで
シリコン中に注入するととができる。また、水素イオン
はシリコン中とレジスト中での注入飛程が大きく異なシ
レジストが強力な注入マスクとなる。従って、水素イオ
ン注入によりＰウェルの深い部分に高濃度のＰ型領域を
形成することにより、トレンチ側壁部及び底部に硼素の
イオン注入による注入損傷を導入することなく、かつ後
工程でトレンチ側壁に高濃度のＮ＋拡散層を形成するこ
とを可能としている。このため、非常に深いトレンチを
有するメモリセルにおいても容易にトレンチ側壁にＮ”
／Ｐ＋の２重拡散層を形成することが出来、トレンチ間
のリーク電流やトレンチセル間の相互干渉、またα線等
圧よるソフトエラー耐性の強いトレンチセルを実現出来
る。
実施例
以下、Ｐウェルを有するＰ型シリコン基板を用いた場合
の実施例を第１図に示すプロセス断面流れ図に従い記述
する。
の実施例を第１図に示すプロセス断面流れ図に従い記述
する。
第１図ａ［おいて濃度３×１０ ｃｍ 深さ６μｍの
Ｐウェル２中に開口部ＩＸ１μ扉、深さ４μｍのトレン
チ３を有するＰ型（１ｏ○）８〜１５Ωｃｍのシリコン
基板１にフォトリングラフイー技術によりレジストパタ
ーン４を形成し、窓領域５がら水素イオンを４２０ｋｅ
Ｖ のエネルギーで５Ｘ１０ｃｍ のドーズ量でイ
オン注入する。
Ｐウェル２中に開口部ＩＸ１μ扉、深さ４μｍのトレン
チ３を有するＰ型（１ｏ○）８〜１５Ωｃｍのシリコン
基板１にフォトリングラフイー技術によりレジストパタ
ーン４を形成し、窓領域５がら水素イオンを４２０ｋｅ
Ｖ のエネルギーで５Ｘ１０ｃｍ のドーズ量でイ
オン注入する。
これによりＰウェル下部領域にＨ＋イオン注入領域７が
形成される。続いて、水素イオンを注入エネルギーを低
めに変化させて注入を行い前述の注入領域よυ浅い領域
に水素イオン注入領域を形成する。この工程を繰返しＰ
ウェル下部から上部付近までＨ＋ イオン注入領域７を
形成する。（第１図ｂ） その後、第１図Ｃに示すようにレジストを除去し４ｓｏ
’ｔ；でアルゴンガス中で６０分間の熱処理を行い、戸
領域８を形成する。その後、酸化膜９、窒化膜１０を形
成しフォトリソグラフィー技術によりバターン形成を行
い、戸領域上部のシリコン表面に厚さ７００ ｎｍのＬ
ＯＧＯ５分離１１を形成する。その後、窒化膜、酸化膜
を除去する。
形成される。続いて、水素イオンを注入エネルギーを低
めに変化させて注入を行い前述の注入領域よυ浅い領域
に水素イオン注入領域を形成する。この工程を繰返しＰ
ウェル下部から上部付近までＨ＋ イオン注入領域７を
形成する。（第１図ｂ） その後、第１図Ｃに示すようにレジストを除去し４ｓｏ
’ｔ；でアルゴンガス中で６０分間の熱処理を行い、戸
領域８を形成する。その後、酸化膜９、窒化膜１０を形
成しフォトリソグラフィー技術によりバターン形成を行
い、戸領域上部のシリコン表面に厚さ７００ ｎｍのＬ
ＯＧＯ５分離１１を形成する。その後、窒化膜、酸化膜
を除去する。
（第１図ｄ）
次にＡｓ５ＯＧのスピンオンとその後の１０００”Ｃで
の酸素／窒素混合雰囲気中での熱拡散によりトレンチ側
壁部に砒素による濃度３Ｘ１０ｃｍ深さ０・１５μｍの
Ｎ 拡散層１２を形成しトレンチ側壁部にＮ＋／Ｐ＋の
２重拡散層を形成する。
の酸素／窒素混合雰囲気中での熱拡散によりトレンチ側
壁部に砒素による濃度３Ｘ１０ｃｍ深さ０・１５μｍの
Ｎ 拡散層１２を形成しトレンチ側壁部にＮ＋／Ｐ＋の
２重拡散層を形成する。
（第１図ｅ）
さらに、第１図正に示すように容量絶縁膜１３として酸
化膜／窒化膜／酸化膜＝１／ｅ／４ｎｍの３層膜を形成
し、さらに多結晶シリコン膜２００ｎｍをセルプレート
１４として形成する。
化膜／窒化膜／酸化膜＝１／ｅ／４ｎｍの３層膜を形成
し、さらに多結晶シリコン膜２００ｎｍをセルプレート
１４として形成する。
これらの製造方法を採用することにより、トレンチセル
間リーク電流が少なく、α線等によるソフトエラーに強
いトレンチセルを容易に形成することが可能となる。
間リーク電流が少なく、α線等によるソフトエラーに強
いトレンチセルを容易に形成することが可能となる。
発明の効果
以上のようＫ、本発明の製造方法によれば、トレンチセ
ル間のリーク電流が少なく、かつトレンチセル間の相互
干渉も少なく、α線等によるソフトエラーに対する耐性
の優れたトレンチ構造を有するメモリセルを容易に形成
することが出来る。
ル間のリーク電流が少なく、かつトレンチセル間の相互
干渉も少なく、α線等によるソフトエラーに対する耐性
の優れたトレンチ構造を有するメモリセルを容易に形成
することが出来る。
第１図は本発明による半導体装置の製造方法のプロセス
断面流れ図、第２図は従来例によるプロセス断面流れ図
を示しだものである。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｐウ
ェル領域、３・・・・・・トレンチ、４・・・・・・フ
ォトレジスト、５・・印・窓領域、６・・・・・・耐イ
オン注入、７・・・・・・耐イオン注入領域、８・・・
・・・Ｐ＋領域、９・・・・・・酸化膜、１ｏ・・・・
・・窒化膜、１１・・・・・・ＬＯＣＯ３分離、１２・
曲・Ｎ＋拡散層、１３・・・・・・容量絶縁膜、１４・
・・・・・セルプレート、１５・・・・・・ボロンイオ
ン注入、１６・・・・・・ボロンイオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
・−Ｐ！シソゴン基杢蔓 ｚ−Ｐウェル傾１（ ３０，−卜Ｌ−Ｊ± １・−−Ｐ掌シリＤンｉ不に ２−Ｆ’がル碩廿ζ １・−−Ｐ型シリコン羞本質 ２−−Ｆウニ）し々１［工ゆ気 ３−一トレンナ １−・・ＦりＸシリコ−、Ｉｆ方り ２−７’ウエル々償工菅沁 １ｌ−−−ＬｏｃＯσ分離 ■−−・Ｉ″！！シリコシＸ 不ダ−・？１成 ＨＩ−ｔｏｃｏｓ ’ｂ航 １２−・Ｎ？ヰ欣者
断面流れ図、第２図は従来例によるプロセス断面流れ図
を示しだものである。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｐウ
ェル領域、３・・・・・・トレンチ、４・・・・・・フ
ォトレジスト、５・・印・窓領域、６・・・・・・耐イ
オン注入、７・・・・・・耐イオン注入領域、８・・・
・・・Ｐ＋領域、９・・・・・・酸化膜、１ｏ・・・・
・・窒化膜、１１・・・・・・ＬＯＣＯ３分離、１２・
曲・Ｎ＋拡散層、１３・・・・・・容量絶縁膜、１４・
・・・・・セルプレート、１５・・・・・・ボロンイオ
ン注入、１６・・・・・・ボロンイオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
・−Ｐ！シソゴン基杢蔓 ｚ−Ｐウェル傾１（ ３０，−卜Ｌ−Ｊ± １・−−Ｐ掌シリＤンｉ不に ２−Ｆ’がル碩廿ζ １・−−Ｐ型シリコン羞本質 ２−−Ｆウニ）し々１［工ゆ気 ３−一トレンナ １−・・ＦりＸシリコ−、Ｉｆ方り ２−７’ウエル々償工菅沁 １ｌ−−−ＬｏｃＯσ分離 ■−−・Ｉ″！！シリコシＸ 不ダ−・？１成 ＨＩ−ｔｏｃｏｓ ’ｂ航 １２−・Ｎ？ヰ欣者
Claims (1)
- Ｐ型シリコン基板またはＰ型ウェルを有するシリコン基
板にフォトリソグラフィー技術により形成したレジスト
パターンをマスクにして水素イオンＨ＾＋をシリコン表
面からイオン注入し、前記レジストを除去後に４００℃
〜４５０℃で不活性ガス中で熱処理を行い、水素イオン
注入領域に所定の濃度のＰ型領域を形成した後で水素イ
オン注入領域にＬＯＣＯＳ分離領域、水素イオン未注入
領域にトレンチを形成する工程と、前記トレンチ側壁部
に砒素によるＮ＾＋拡散層を形成しトレンチ側壁部にＮ
／Ｐ＾＋の２重拡散領域を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161759A JPH0210864A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161759A JPH0210864A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210864A true JPH0210864A (ja) | 1990-01-16 |
Family
ID=15741354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161759A Pending JPH0210864A (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210864A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595481A1 (en) * | 1992-10-16 | 1994-05-04 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of diffusing impurities into sidewalls of semiconductor structures from a doped SOG layer |
| KR100406881B1 (ko) * | 1997-01-22 | 2004-01-24 | 야마모토 고가쿠 가부시키가이샤 | 마스크를 매는 끈의 길이 조정부재 |
| US9247788B2 (en) | 2013-02-01 | 2016-02-02 | 3M Innovative Properties Company | Personal protective equipment strap retaining devices |
| US9259058B2 (en) | 2013-02-01 | 2016-02-16 | 3M Innovative Properties Company | Personal protective equipment strap retaining devices |
-
1988
- 1988-06-29 JP JP63161759A patent/JPH0210864A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595481A1 (en) * | 1992-10-16 | 1994-05-04 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of diffusing impurities into sidewalls of semiconductor structures from a doped SOG layer |
| KR100406881B1 (ko) * | 1997-01-22 | 2004-01-24 | 야마모토 고가쿠 가부시키가이샤 | 마스크를 매는 끈의 길이 조정부재 |
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| US9259058B2 (en) | 2013-02-01 | 2016-02-16 | 3M Innovative Properties Company | Personal protective equipment strap retaining devices |
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