JPS62124765A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62124765A JPS62124765A JP60264657A JP26465785A JPS62124765A JP S62124765 A JPS62124765 A JP S62124765A JP 60264657 A JP60264657 A JP 60264657A JP 26465785 A JP26465785 A JP 26465785A JP S62124765 A JPS62124765 A JP S62124765A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- capacitor
- semiconductor layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000005530 etching Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関するものであって、ＭＯＳ
ＲＡＭ （ランダム・アクセス・メモリ）に適用して
最適なものである。
ＲＡＭ （ランダム・アクセス・メモリ）に適用して
最適なものである。
本発明は、半導体基板とこの半導体基板上に設けられて
いる第１の絶縁層とこの第１の絶縁層上に設けられてい
る第１の半導体層とにより形成される第１のキャパシタ
と、上記半導体基板上に設けられているスイッチング・
トランジスタとから成るメモリセルを具備する半導体装
置において、上記第１の半導体層上に第２の絶縁層を介
して第２の半導体層を設けることにより第２のキャパシ
タを形成することによって、キャパシタの容量を増大さ
せることを可能にしたものである。
いる第１の絶縁層とこの第１の絶縁層上に設けられてい
る第１の半導体層とにより形成される第１のキャパシタ
と、上記半導体基板上に設けられているスイッチング・
トランジスタとから成るメモリセルを具備する半導体装
置において、上記第１の半導体層上に第２の絶縁層を介
して第２の半導体層を設けることにより第２のキャパシ
タを形成することによって、キャパシタの容量を増大さ
せることを可能にしたものである。
従来、ダイナミックＲＡＭ （ＤＲＡＭ）のメモリセル
を構成するキャパシタは、セル内に平面的に形成されて
いる。このキャパシタの面積は、セル寸法の微細化に伴
って次第に減少してきているが、このキャパシタの容量
としては、α線によるソフトエラーを防止するためには
、５０ｆＦ程度の大きさを確保することが望ましい。
を構成するキャパシタは、セル内に平面的に形成されて
いる。このキャパシタの面積は、セル寸法の微細化に伴
って次第に減少してきているが、このキャパシタの容量
としては、α線によるソフトエラーを防止するためには
、５０ｆＦ程度の大きさを確保することが望ましい。
しかしながら、従来の平面構造のキャパシタでは、ＩＭ
ビット以上のＲＡＭになるとキャパシタの容量として上
述の５０ｆＦを確保することが難しいという欠点がある
。
ビット以上のＲＡＭになるとキャパシタの容量として上
述の５０ｆＦを確保することが難しいという欠点がある
。
このような欠点を是正するために、Ｓｔ基板に反応性イ
オンエツチング（ＲＩ Ｅ）により溝を形成し、この溝
にキャパシタを形成する試みがあり、容量を増大させる
ことができることが明らかになっているが、上述のＲＩ
Ｅによるエツチングは結晶欠陥の発生を伴う等の点で問
題が多く、現時点では採用し難いものである。
オンエツチング（ＲＩ Ｅ）により溝を形成し、この溝
にキャパシタを形成する試みがあり、容量を増大させる
ことができることが明らかになっているが、上述のＲＩ
Ｅによるエツチングは結晶欠陥の発生を伴う等の点で問
題が多く、現時点では採用し難いものである。
本発明は、従来技術が有する上述のような欠点を是正し
た半導体装置を提供することを目的とする。
た半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板（例えばｐ型Ｓ
ｔ基板１）とこの半導体基板上に設けられている第１の
絶縁層（例えばＳｉｎｇ膜３）とこの第１の絶縁層上に
設けられている第１の半導体層（例えば多結晶Ｓｉ膜４
）とにより形成される第１のキャパシタ（例えばキャパ
シタＣ＋）と、上記半導体基板上に設けられているスイ
ッチング・トランジスタ（例えばワード線１１とｎ゛層
８１２とから成るＭＯＳ）ランリスタ）とがら成るメモ
リセルを具備する半導体装置（例えばＤＲＡＭ）におい
て、上記スイッチング・トランジスタを構成する拡散層
（例えばｎ１層８）に接続されている第２の半導体層（
例えばＤＯＰＯ３膜７）を上記第１の半導体層上に第２
の絶縁層（例えば絶縁膜５）を介して設け、上記第１の
半導体層と上記第２の絶縁層と上記第２の半導体層とに
より第２のキャパシタ（例えばキャパシタＣｚ）を形成
している。
ｔ基板１）とこの半導体基板上に設けられている第１の
絶縁層（例えばＳｉｎｇ膜３）とこの第１の絶縁層上に
設けられている第１の半導体層（例えば多結晶Ｓｉ膜４
）とにより形成される第１のキャパシタ（例えばキャパ
シタＣ＋）と、上記半導体基板上に設けられているスイ
ッチング・トランジスタ（例えばワード線１１とｎ゛層
８１２とから成るＭＯＳ）ランリスタ）とがら成るメモ
リセルを具備する半導体装置（例えばＤＲＡＭ）におい
て、上記スイッチング・トランジスタを構成する拡散層
（例えばｎ１層８）に接続されている第２の半導体層（
例えばＤＯＰＯ３膜７）を上記第１の半導体層上に第２
の絶縁層（例えば絶縁膜５）を介して設け、上記第１の
半導体層と上記第２の絶縁層と上記第２の半導体層とに
より第２のキャパシタ（例えばキャパシタＣｚ）を形成
している。
以下本発明をＤＲＡＭに適用した一実施例につき図面を
参照しながら説明する。
参照しながら説明する。
まず本実施例によるＤＲＡＭの製造方法につき説明する
。
。
第１Ａ図に示すように、まず例えばｐ型Ｓｉ基板１の表
面にＬＯＣＯ３法によりフィールドＳｉＯ□膜２を選択
的に形成し、次いで熱酸化法により上記フィールドＳｉ
ｎ、膜２に連なる例えば膜厚１００人のＳｉＯ□膜３を
形成する。次にＣＶＤ法により全面に例えば４．０００
人の多結晶Ｓｉ膜４を形成した後、この多結晶Ｓｉ膜４
をエツチングによりパターンニングして所定形状とする
。なお、この所定形状の多結晶Ｓｉ膜４が後述のキャパ
シタＣ１の一方の電極を構成する。
面にＬＯＣＯ３法によりフィールドＳｉＯ□膜２を選択
的に形成し、次いで熱酸化法により上記フィールドＳｉ
ｎ、膜２に連なる例えば膜厚１００人のＳｉＯ□膜３を
形成する。次にＣＶＤ法により全面に例えば４．０００
人の多結晶Ｓｉ膜４を形成した後、この多結晶Ｓｉ膜４
をエツチングによりパターンニングして所定形状とする
。なお、この所定形状の多結晶Ｓｉ膜４が後述のキャパ
シタＣ１の一方の電極を構成する。
次に第１Ｂ図に示すように、例えば膜厚１００人のＳｉ
Ｏ□膜に相当する絶縁膜、例えば膜厚５０人のＳｉＯ□
膜、膜厚５０人のＳｉ：＋Ｌ膜及び膜厚３０人のＳｉｎ
、膜から成る三層構造の絶縁膜５を形成した後、この絶
縁膜５及びＳｉｎｇ膜３の所定部分をエツチングして開
口６を形成する。
Ｏ□膜に相当する絶縁膜、例えば膜厚５０人のＳｉＯ□
膜、膜厚５０人のＳｉ：＋Ｌ膜及び膜厚３０人のＳｉｎ
、膜から成る三層構造の絶縁膜５を形成した後、この絶
縁膜５及びＳｉｎｇ膜３の所定部分をエツチングして開
口６を形成する。
次に第１Ｃ図に示すように、リン（Ｐ）等のｎ型不純物
がドープされた例えば膜厚４．０００人の多結晶Ｓｉ膜
、すなわちＤＯＰＯ５膜７をＣＶＤ法により全面に形成
した後、このＤＯＰＯ３膜７をエツチングによりパター
ンニングして所定形状とする。なおこの所定形状のＤＯ
ＰＯ３膜７が後述のキャパシタＣ２の一方の電極を構成
する。
がドープされた例えば膜厚４．０００人の多結晶Ｓｉ膜
、すなわちＤＯＰＯ５膜７をＣＶＤ法により全面に形成
した後、このＤＯＰＯ３膜７をエツチングによりパター
ンニングして所定形状とする。なおこの所定形状のＤＯ
ＰＯ３膜７が後述のキャパシタＣ２の一方の電極を構成
する。
次に熱処理を行うことにより上記ＤＯＰＯ３膜７中に膜
束中ているｎ型不純物をｐ型Ｓｔ基板１中に拡散させて
、第１Ｄ図に示すように、ｎ゛層８形成する。なおこの
熱処理によって、ＤＯＰＯ８膜７中の上記ｎ型不純物の
電気的活性化も同時に行われる。この後、熱酸化を行う
ことにより、ＤＯＰＯ３膜７の表面に例えば膜厚２．０
００人の５ｉＯｚ膜９を形成する。なおこの熱酸化によ
り、活性領域上のＳｉ０ｇ膜３及び絶縁膜５は全体とし
て膜厚１．０００人の程度のＳｉＯ□膜に成長する。
束中ているｎ型不純物をｐ型Ｓｔ基板１中に拡散させて
、第１Ｄ図に示すように、ｎ゛層８形成する。なおこの
熱処理によって、ＤＯＰＯ８膜７中の上記ｎ型不純物の
電気的活性化も同時に行われる。この後、熱酸化を行う
ことにより、ＤＯＰＯ３膜７の表面に例えば膜厚２．０
００人の５ｉＯｚ膜９を形成する。なおこの熱酸化によ
り、活性領域上のＳｉ０ｇ膜３及び絶縁膜５は全体とし
て膜厚１．０００人の程度のＳｉＯ□膜に成長する。
次にこのＳｉ０ｇ膜をエツチング除去した後、再び熱酸
化を行うことにより、第１Ｄ図に示すように、例えば膜
厚１００人のゲート絶縁膜１０を形成する。次に全面に
多結晶Ｓｉ膜を形成した後、この多結晶Ｓｔ膜をエツチ
ングにより所定形状にパターンニングして、第１Ｅ図に
示すように、多結晶Ｓｔから成るワード線１１を形成す
る。この後、このワード線１１をマスクとしてｐ型Ｓｔ
基板１中にｎ型不純物、例えばヒ素（Ａｓ）を例えばエ
ネルギー７０ｋｅＶ、ドーズ量５ Ｘ １０１Ｓｃｓ−
”の条件でイオン注入した後、アニールを行う。このア
ニールにより、上記Ａｓが電気的に活性化されると共に
拡散されて、ワード線１１に関してｎ′層８とは反対の
側の領域にｎ゛層１２が形成されると共に、ｎ°層８が
ワード線１１と少し重なる状態まで広がる。
化を行うことにより、第１Ｄ図に示すように、例えば膜
厚１００人のゲート絶縁膜１０を形成する。次に全面に
多結晶Ｓｉ膜を形成した後、この多結晶Ｓｔ膜をエツチ
ングにより所定形状にパターンニングして、第１Ｅ図に
示すように、多結晶Ｓｔから成るワード線１１を形成す
る。この後、このワード線１１をマスクとしてｐ型Ｓｔ
基板１中にｎ型不純物、例えばヒ素（Ａｓ）を例えばエ
ネルギー７０ｋｅＶ、ドーズ量５ Ｘ １０１Ｓｃｓ−
”の条件でイオン注入した後、アニールを行う。このア
ニールにより、上記Ａｓが電気的に活性化されると共に
拡散されて、ワード線１１に関してｎ′層８とは反対の
側の領域にｎ゛層１２が形成されると共に、ｎ°層８が
ワード線１１と少し重なる状態まで広がる。
次に第１Ｆ図に示すように、全面にＰＳＧ膜１３を形成
した後、このＰＳＧ膜１３及びゲート絶縁膜１０の所定
部分を順次エツチング除去して開口１４を形成する。次
に例えば９００℃で３０分間スチーム酸化を行うことに
よりＰＳＧ膜１３のリフローを行った後、上記スチーム
酸化の際に上記開口１４の部分に形成されたＳｉＯ□膜
をライトエツチングによりエツチング除去する。この後
、全面にＡＩ膜を形成し、次いでこのＡＩ膜を所定形状
にパターンニングしてＡＩから成るビット線１５を形成
した後、例えば４００℃で６０分間シンターを行うこと
により、ｎ゛層１２に対するビット線１５のオーム接触
を完全にして、目的とするＤＲＡＭを完成させる。なお
この完成状態におけるＤＲＡＭの平面図を第２図に示す
。
した後、このＰＳＧ膜１３及びゲート絶縁膜１０の所定
部分を順次エツチング除去して開口１４を形成する。次
に例えば９００℃で３０分間スチーム酸化を行うことに
よりＰＳＧ膜１３のリフローを行った後、上記スチーム
酸化の際に上記開口１４の部分に形成されたＳｉＯ□膜
をライトエツチングによりエツチング除去する。この後
、全面にＡＩ膜を形成し、次いでこのＡＩ膜を所定形状
にパターンニングしてＡＩから成るビット線１５を形成
した後、例えば４００℃で６０分間シンターを行うこと
により、ｎ゛層１２に対するビット線１５のオーム接触
を完全にして、目的とするＤＲＡＭを完成させる。なお
この完成状態におけるＤＲＡＭの平面図を第２図に示す
。
上述の第１Ｆ図及び第２図に示すＤＲＡＭにおいては、
多結晶Ｓｔ膜４とＳｉＯ□膜３とｐ型Ｓｉ基板１とから
成るＭＯＳ構造により形成されるキャパシタＣ，と、Ｄ
ＯＰＯ５膜７と絶縁膜５と多結晶５ｉｌｌ１４とから成
るＭＯＳ構造により形成されるキャパシタＣ２とに情報
としての電荷が蓄積されるようになっている。そしてワ
ード線１１．ｎ″層１２及びｎ１層８をそれぞれゲート
電極、ソース領域及びドレイン領域とするＭＯＳ）ラン
リスタから成るスイッチング・トランジスタにより、上
記キャパシタＣ＋、Ｃｔに対する上記電荷の出し入れ（
書き込みまたは読み出し）を行うようになっている。
多結晶Ｓｔ膜４とＳｉＯ□膜３とｐ型Ｓｉ基板１とから
成るＭＯＳ構造により形成されるキャパシタＣ，と、Ｄ
ＯＰＯ５膜７と絶縁膜５と多結晶５ｉｌｌ１４とから成
るＭＯＳ構造により形成されるキャパシタＣ２とに情報
としての電荷が蓄積されるようになっている。そしてワ
ード線１１．ｎ″層１２及びｎ１層８をそれぞれゲート
電極、ソース領域及びドレイン領域とするＭＯＳ）ラン
リスタから成るスイッチング・トランジスタにより、上
記キャパシタＣ＋、Ｃｔに対する上記電荷の出し入れ（
書き込みまたは読み出し）を行うようになっている。
上述の実施例によるＤＲＡＭにおいては、既述のように
多結晶Ｓｉ膜膜上上絶縁膜５を介してり。
多結晶Ｓｉ膜膜上上絶縁膜５を介してり。
ＰＯ８膜７を形成することによりキャパシタＣ２を形成
しているので、従来のメモリセルにおけると同様なキャ
パシタＣ１に上述のキャパシタＣ２が並列接続された構
造となっている。従って、Ｃ３二Ｃ２とすれば、キャパ
シタＣ１，Ｃｚの合成容量は２Ｃ＋ となるので、上述
の実施例によれば、セル寸法を同一とした場合、キャパ
シタの容量を従来の二倍に増大させることができる。ま
たこのように容量を大きくすることができるので、セル
寸法を微細化した場合にも容量の減少を防止することが
でき、従ってソフトエラーを防止することができる。の
みならず、上述の実施例によれば、既に確立されたプロ
セス技術のみでＤＲＡＭを製造すること′ができるので
、技術的に確立されていない既述のＲＩＥによる溝堀り
等のプロセスを用いることにより生ずる問題を解消する
ことができる。
しているので、従来のメモリセルにおけると同様なキャ
パシタＣ１に上述のキャパシタＣ２が並列接続された構
造となっている。従って、Ｃ３二Ｃ２とすれば、キャパ
シタＣ１，Ｃｚの合成容量は２Ｃ＋ となるので、上述
の実施例によれば、セル寸法を同一とした場合、キャパ
シタの容量を従来の二倍に増大させることができる。ま
たこのように容量を大きくすることができるので、セル
寸法を微細化した場合にも容量の減少を防止することが
でき、従ってソフトエラーを防止することができる。の
みならず、上述の実施例によれば、既に確立されたプロ
セス技術のみでＤＲＡＭを製造すること′ができるので
、技術的に確立されていない既述のＲＩＥによる溝堀り
等のプロセスを用いることにより生ずる問題を解消する
ことができる。
以上本発明の一実施例につき説明したが、本発明は上述
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば、キャパシ
タＣｔの一方の電極であるＤＯＰＯ３膜７の形状は必要
に応じて変更可能である。また必要に応じて多結晶Ｓｉ
膜４の代わりにＤＯＰＯ３膜を用いてもよい。さらにま
た、上述の実施例において用いた各数値とは異なる数値
を用いることも勿論可能である。
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば、キャパシ
タＣｔの一方の電極であるＤＯＰＯ３膜７の形状は必要
に応じて変更可能である。また必要に応じて多結晶Ｓｉ
膜４の代わりにＤＯＰＯ３膜を用いてもよい。さらにま
た、上述の実施例において用いた各数値とは異なる数値
を用いることも勿論可能である。
また上述の実施例においては、それぞれ一層の多結晶Ｓ
ｉ膜４及びＤＯＰＯ３膜７を形成したが、これらの多結
晶Ｓｉ膜４及びＤＯＰＯ３膜７をそれぞれ複数層設け、
これらの複数層の多結晶Ｓｉ膜４及びＤＯＰＯ３膜７を
所定の絶縁層を介して交互に積層すれば、３個以上のキ
ャパシタが並列接続された構造とすることが可能であり
、従ってキャパシタの容量をより増大させることが可能
である。
ｉ膜４及びＤＯＰＯ３膜７を形成したが、これらの多結
晶Ｓｉ膜４及びＤＯＰＯ３膜７をそれぞれ複数層設け、
これらの複数層の多結晶Ｓｉ膜４及びＤＯＰＯ３膜７を
所定の絶縁層を介して交互に積層すれば、３個以上のキ
ャパシタが並列接続された構造とすることが可能であり
、従ってキャパシタの容量をより増大させることが可能
である。
本発明によれば、セル寸法を同一とした場合、メモリセ
ルの容量を従来に比べて約２倍に増大させることが可能
となり、従ってセル寸法の微細化に伴う容量の減少を防
止することが可能となる。
ルの容量を従来に比べて約２倍に増大させることが可能
となり、従ってセル寸法の微細化に伴う容量の減少を防
止することが可能となる。
第１Ａ図〜第１Ｆ図は本発明の一実施例によるＤＲＡＭ
の製造方法の一例を工程順に示す断面図、第２図は第１
Ｆ図に示すＤＲＡＭの平面図である。 なお図面に用いた符号において、 １・−一−−〜−一−−−−・−−−−−−ｐ型Ｓｉ基
板３−−−−−−−−−−−−−一・−−−−Ｓ ｉ
Ｏ□膜４−−−−−・・−−−−一−−−−−−−多結
晶Ｓｉ膜５−−−−−−一・・・−−−−−・・−絶縁
膜７−・−・−・−・・−・・・ＤＯＰＯ３膜８．１２
・・−・−・・−・−、ｎ ４層１０−＝・・・−・−
・−・ゲート絶縁膜１１−・・−一−−−−−−・−ワ
ード線１３・−・−・−−−−−Ｐ Ｓ Ｇ膜１５−・
・−・・−・−・ビット線 である。
の製造方法の一例を工程順に示す断面図、第２図は第１
Ｆ図に示すＤＲＡＭの平面図である。 なお図面に用いた符号において、 １・−一−−〜−一−−−−・−−−−−−ｐ型Ｓｉ基
板３−−−−−−−−−−−−−一・−−−−Ｓ ｉ
Ｏ□膜４−−−−−・・−−−−一−−−−−−−多結
晶Ｓｉ膜５−−−−−−一・・・−−−−−・・−絶縁
膜７−・−・−・−・・−・・・ＤＯＰＯ３膜８．１２
・・−・−・・−・−、ｎ ４層１０−＝・・・−・−
・−・ゲート絶縁膜１１−・・−一−−−−−−・−ワ
ード線１３・−・−・−−−−−Ｐ Ｓ Ｇ膜１５−・
・−・・−・−・ビット線 である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板とこの半導体基板上に設けられている第
１の絶縁層とこの第１の絶縁層上に設けられている第１
の半導体層とにより形成される第１のキャパシタと、上
記半導体基板上に設けられているスイッチング・トラン
ジスタとから成るメモリセルを具備する半導体装置にお
いて、 上記スイッチング・トランジスタを構成する拡散層に接
続されている第２の半導体層を上記第１の半導体層上に
第２の絶縁層を介して設け、上記第１の半導体層と上記
第２の絶縁層と上記第２の半導体層とにより第２のキャ
パシタを形成したことを特徴とする半導体装置。 ２、上記第１及び第２の半導体層がそれぞれ複数層から
成り、これらの複数層の上記第１及び第２の半導体層が
絶縁層を介して交互に積層されていることを特徴とする
特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264657A JPS62124765A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264657A JPS62124765A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62124765A true JPS62124765A (ja) | 1987-06-06 |
Family
ID=17406395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264657A Pending JPS62124765A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124765A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047817A (en) * | 1988-06-10 | 1991-09-10 | Mitsubishi Denki Kabushiki Kasiha | Stacked capacitor for semiconductor memory device |
| US5180683A (en) * | 1988-06-10 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitor type semiconductor memory device |
| US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
-
1985
- 1985-11-25 JP JP60264657A patent/JPS62124765A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047817A (en) * | 1988-06-10 | 1991-09-10 | Mitsubishi Denki Kabushiki Kasiha | Stacked capacitor for semiconductor memory device |
| US5180683A (en) * | 1988-06-10 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitor type semiconductor memory device |
| US5278437A (en) * | 1988-06-10 | 1994-01-11 | Mitsubishi Denki Kabushiki Kaisha | Stacked capacitor type semiconductor memory device and manufacturing method thereof |
| US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| US5489791A (en) * | 1990-04-27 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| US5672533A (en) * | 1990-04-27 | 1997-09-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0294471A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH01243573A (ja) | 半導体記憶装置 | |
| JPS61179568A (ja) | 半導体記憶装置の製造方法 | |
| JPS62286270A (ja) | 半導体メモリ装置 | |
| JPH0777237B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH03139882A (ja) | 半導体記憶装置の製造方法 | |
| JPS6122665A (ja) | 半導体集積回路装置 | |
| JPS6156445A (ja) | 半導体装置 | |
| JPS62193273A (ja) | 半導体記憶装置 | |
| JPS62124765A (ja) | 半導体装置 | |
| JPH0279462A (ja) | 半導体記憶装置 | |
| JPS60224260A (ja) | 半導体記憶装置 | |
| JPS63133565A (ja) | 半導体記憶装置 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JPS60253265A (ja) | 半導体記憶装置 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPH0456265A (ja) | 半導体装置の製造方法 | |
| JPS6036106B2 (ja) | 半導体記憶装置 | |
| JPH01149452A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS6336142B2 (ja) | ||
| JPH01265556A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2511852B2 (ja) | 半導体装置の製造方法 | |
| JP2583123B2 (ja) | メモリセルの形成方法 | |
| JPH02237059A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH02257671A (ja) | 半導体記憶装置およびその製造方法 |