JPS6036106B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6036106B2 JPS6036106B2 JP53115276A JP11527678A JPS6036106B2 JP S6036106 B2 JPS6036106 B2 JP S6036106B2 JP 53115276 A JP53115276 A JP 53115276A JP 11527678 A JP11527678 A JP 11527678A JP S6036106 B2 JPS6036106 B2 JP S6036106B2
- Authority
- JP
- Japan
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- layer
- type
- silicon
- single crystal
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、１トランジスタ・１キャパシタ型ダイナミッ
クＭＯＳ・ＲＡＭ（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍ
ｏｒｙ）のような高速、高集積の半導体記憶装置の改良
に関する。
クＭＯＳ・ＲＡＭ（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍ
ｏｒｙ）のような高速、高集積の半導体記憶装置の改良
に関する。
従釆、前記種類の装置に於けるメモリ・キャパシタとし
て所謂ＭＯＳ容量を利用しているものが知られている。
て所謂ＭＯＳ容量を利用しているものが知られている。
その場合、該メモリ・キヤパシタはトランスフア・ゲー
トと同一面上に在り、その面積はかなり大であり、メモ
リ・セル全体の３０〔％〕以上にもなる。また、ＭＯＳ
容量には外部から定電圧を供給する必要があり、その為
、レイアウトに制限を受けたり、或いは二重多結晶シリ
コン・プロセスの採用等で工程が複雑になる。更にまた
、蓄積電荷が予期できない表面のパスを通してリークし
易い。前記のようにＭＯＳ容量を利用するものの外に、
メモリ・キャパシタとして埋込み拡散層の俵合容量を利
用するものも知られている（要すれば米国特許第４００
３０３６号明細書参照、所謂ＶＭＯＳトランジスタ）。
トと同一面上に在り、その面積はかなり大であり、メモ
リ・セル全体の３０〔％〕以上にもなる。また、ＭＯＳ
容量には外部から定電圧を供給する必要があり、その為
、レイアウトに制限を受けたり、或いは二重多結晶シリ
コン・プロセスの採用等で工程が複雑になる。更にまた
、蓄積電荷が予期できない表面のパスを通してリークし
易い。前記のようにＭＯＳ容量を利用するものの外に、
メモリ・キャパシタとして埋込み拡散層の俵合容量を利
用するものも知られている（要すれば米国特許第４００
３０３６号明細書参照、所謂ＶＭＯＳトランジスタ）。
この装置に依れば、前記ＭＯＳ容量を利用する装置の欠
点を全て解消できるが、Ｖ溝を形成する為の特殊なエッ
チング・プロセスが必要であり製造歩留りに問題がある
。また、急峻なＶ溝の為、配線の切断に特に配慮を必要
とし、例えばアルミニウムの配線を使用することは困難
であり、プロセス・レイアウトの自由度にも乏しい等の
欠点がある。本発明は、メモリ・キャパシ夕として前記
ＶＭＯＳトランジスタと同様に埋込み拡散層の接合容量
を用い、前言白けＯＳ容量を用いるものの欠点を全て解
消し、しかも、トランスフア・ゲートは半導体基板の表
面に形成される所謂プレーナ型として構成されるように
するものであり、以下これを詳細に説明する。
点を全て解消できるが、Ｖ溝を形成する為の特殊なエッ
チング・プロセスが必要であり製造歩留りに問題がある
。また、急峻なＶ溝の為、配線の切断に特に配慮を必要
とし、例えばアルミニウムの配線を使用することは困難
であり、プロセス・レイアウトの自由度にも乏しい等の
欠点がある。本発明は、メモリ・キャパシ夕として前記
ＶＭＯＳトランジスタと同様に埋込み拡散層の接合容量
を用い、前言白けＯＳ容量を用いるものの欠点を全て解
消し、しかも、トランスフア・ゲートは半導体基板の表
面に形成される所謂プレーナ型として構成されるように
するものであり、以下これを詳細に説明する。
第１図乃至第７図は本発明一実施例の工程説明図であり
、次に、これ等の図を参照しつつ記述する。
、次に、これ等の図を参照しつつ記述する。
第１図参照
ｍ ｐ＋型シリコン半導体基板１に例えば通常の気相拡
散法を適用し選択的にｎ十型不純物を導入して埋込み層
２を形成する。
散法を適用し選択的にｎ十型不純物を導入して埋込み層
２を形成する。
■ 例えば熱酸化法を適用して所定の埋込み層２を囲む
二酸化シリコン膜３を選択的に形成する。
二酸化シリコン膜３を選択的に形成する。
第２図参照
‘３｝ 例えば通常の気相ェピタキシャル成長法を適用
してｐ十型シリコン半導体層を薄く、その上にｐ‐（ま
たは、／ンドープ）型シリコン半導体層を厚く形成する
。
してｐ十型シリコン半導体層を薄く、その上にｐ‐（ま
たは、／ンドープ）型シリコン半導体層を厚く形成する
。
すると、基板１のバルク表面上には単結晶層が、また、
二酸化シリコン膜３上には多結晶層がそれぞれ成長され
る。図ではｐ十型単結晶層を４Ｓ、ｐ＋型多結晶層を４
Ｐ、ｐ‐型単結晶層を５Ｓ、ｐ‐型多結晶層を５ｐで指
示してある。尚、ｐ＋型シリコン半導体層を形成した理
由はｎ十型埋込み層２からｎ型不純物が這い上ってェピ
タキシャル成長層がｎ型化されるのを防止する為及びｎ
＋型埋込み層２とｎ十型不純物領域１０（後記）との間
のパンチ・スルー電圧を向上させることにある。また、
ｐ型不純物としては棚素を用いることができる。第３図
参照 ｛４’選択的酸化法を適用し、多結晶層５Ｐ及び４Ｐの
中央部に分離用酸化膜６を形成し、メモリ・セルとなる
べき部分相互の分離を行なう。
二酸化シリコン膜３上には多結晶層がそれぞれ成長され
る。図ではｐ十型単結晶層を４Ｓ、ｐ＋型多結晶層を４
Ｐ、ｐ‐型単結晶層を５Ｓ、ｐ‐型多結晶層を５ｐで指
示してある。尚、ｐ＋型シリコン半導体層を形成した理
由はｎ十型埋込み層２からｎ型不純物が這い上ってェピ
タキシャル成長層がｎ型化されるのを防止する為及びｎ
＋型埋込み層２とｎ十型不純物領域１０（後記）との間
のパンチ・スルー電圧を向上させることにある。また、
ｐ型不純物としては棚素を用いることができる。第３図
参照 ｛４’選択的酸化法を適用し、多結晶層５Ｐ及び４Ｐの
中央部に分離用酸化膜６を形成し、メモリ・セルとなる
べき部分相互の分離を行なう。
第４図参照‘５’例えば熱酸化法を適用し、薄い二酸化
シリコン膜を形成してからイオン注入法を適用し、棚素
イオンの注入を行ない闇値電圧ｙｔｈを制御する。
シリコン膜を形成してからイオン注入法を適用し、棚素
イオンの注入を行ない闇値電圧ｙｔｈを制御する。
そして、その上に例えば化学気相成長法にてｎ型不純物
（燐または枇素）をドープした多結晶シリコン膜を成長
させ、それ等を例えば通常のフオト・リングラフィ技術
にてパターニングし、ゲート酸化膜７及びシリコン・ゲ
ート電極（ワード線）８を形成する。第５図参照 ｛６｝ 例えば熱酸化法を適用し、シリコン・ゲート電
極８が酸化膜で覆われるようにする。
（燐または枇素）をドープした多結晶シリコン膜を成長
させ、それ等を例えば通常のフオト・リングラフィ技術
にてパターニングし、ゲート酸化膜７及びシリコン・ゲ
ート電極（ワード線）８を形成する。第５図参照 ｛６｝ 例えば熱酸化法を適用し、シリコン・ゲート電
極８が酸化膜で覆われるようにする。
尚、この酸化膜も記号７で指示してある。第６図参照
｛７｝ 化学気相成長法を適用し、燐桂酸ガラス膜９を
成長させ、熱処理を行なってガラス膜９中の燐を拡散さ
せ、ｎ十型不純物領域１０及び１１を形成する。
成長させ、熱処理を行なってガラス膜９中の燐を拡散さ
せ、ｎ十型不純物領域１０及び１１を形成する。
この領域１０，１１の一方がソ−ス領域、他方がドレィ
ン領域になる。ここで注意すべきことは、多結晶層５Ｐ
に於ける不純物拡散速度は単結晶層５Ｓに於けるそれと
比較して３倍以上も速い為、領域１０が形成されるまで
に領域１１は深さ方向に延び埋込み層２に達する。
ン領域になる。ここで注意すべきことは、多結晶層５Ｐ
に於ける不純物拡散速度は単結晶層５Ｓに於けるそれと
比較して３倍以上も速い為、領域１０が形成されるまで
に領域１１は深さ方向に延び埋込み層２に達する。
尚、領域１０，１１を形成する際に適用する技法として
は固相・固相拡散法に限らず他の技法、例えば枇素イオ
ンを注入するなどの手段を探っても良い。
は固相・固相拡散法に限らず他の技法、例えば枇素イオ
ンを注入するなどの手段を探っても良い。
第７図参照
‘８１ 通常のフオト・リングラフィ技術を適用してガ
ラス膜９のパターニングを行なってから例えば蒸着法を
適用しアルミニウム膜を形成し、同じく通常のフオト・
ＩＪソグラフィ技術に依りアルミニウム膜のパタ−ニン
グを行なって電極・配線１２を形成する。
ラス膜９のパターニングを行なってから例えば蒸着法を
適用しアルミニウム膜を形成し、同じく通常のフオト・
ＩＪソグラフィ技術に依りアルミニウム膜のパタ−ニン
グを行なって電極・配線１２を形成する。
この電極・配線１２はビット線になる。前記のようにし
て作製した半導体記憶装置を等価回路として表わすと第
８図に見られる通りである。
て作製した半導体記憶装置を等価回路として表わすと第
８図に見られる通りである。
第８図に於いて、ＷＬ，，ＷＬで・・・・・はワード線
であり、これは例えば第７図に見られるシリコン・ゲー
ト電極８で形成され、また、ＢＬ，ＢＬ２・・・…はビ
ット線であり、これは例えば第７図に見られるアルミニ
ウムの電極・配線１２で形成されるものである。第９図
は前記のようにして作製した装置の要部を平面で見た図
であって、第８図に於いて説明した部分と同部分を同記
号で指示してある。
であり、これは例えば第７図に見られるシリコン・ゲー
ト電極８で形成され、また、ＢＬ，ＢＬ２・・・…はビ
ット線であり、これは例えば第７図に見られるアルミニ
ウムの電極・配線１２で形成されるものである。第９図
は前記のようにして作製した装置の要部を平面で見た図
であって、第８図に於いて説明した部分と同部分を同記
号で指示してある。
第９図に於けるＧＨはビット線とソース領域或いはドレ
ィン領域とのコンタクト窓を示し、また、破線で囲まれ
記号Ｍｃで指示された部分は１箇のメモリ・セルを例示
しているものであり、Ｐｓは多結晶シリコン領域、Ｓｓ
は単結晶シリコン領域を示している。そして、実線で長
方形に表わされているシリコン領域（Ｐｓ及びＳｓ）の
周囲は二酸化シリコンで覆われている。尚、第１図乃至
第７図は第９図の切断線Ａ−Ａ′で切断され矢印方向に
見た図である。以上の説明で判るように、本発明に依れ
ば、装置に於けるメモリ・キャパシ外ま埋込み拡散層の
接合容量を用いているので、ＭＯＳ容量を用いるものと
比較すると集積度は大であり、しかも、ＭＯＳ容量を用
いたものの欠点を全て解消することができる。
ィン領域とのコンタクト窓を示し、また、破線で囲まれ
記号Ｍｃで指示された部分は１箇のメモリ・セルを例示
しているものであり、Ｐｓは多結晶シリコン領域、Ｓｓ
は単結晶シリコン領域を示している。そして、実線で長
方形に表わされているシリコン領域（Ｐｓ及びＳｓ）の
周囲は二酸化シリコンで覆われている。尚、第１図乃至
第７図は第９図の切断線Ａ−Ａ′で切断され矢印方向に
見た図である。以上の説明で判るように、本発明に依れ
ば、装置に於けるメモリ・キャパシ外ま埋込み拡散層の
接合容量を用いているので、ＭＯＳ容量を用いるものと
比較すると集積度は大であり、しかも、ＭＯＳ容量を用
いたものの欠点を全て解消することができる。
そして、所護埋込み酸化層ＭＯＳ構造（ＢＯＭＯＳ）と
類似の構成を採っているのでプレーナ型になっている為
、ＶＭＯＳのような表面の凹凸はなくなり、ＶＭＯＳが
包有している欠点も全て解消される。
類似の構成を採っているのでプレーナ型になっている為
、ＶＭＯＳのような表面の凹凸はなくなり、ＶＭＯＳが
包有している欠点も全て解消される。
第１図乃至第７図は本発明一実施例を製造する場合の製
造工程説明図、第８図は等価回路図、第９図は本発明−
実施例の要部平面図である。 図に於いて、１は基板、２は埋込み層、３は二酸化シリ
コン膜、４Ｓ，５Ｓは単結晶層、４Ｐ，５Ｐは多結晶層
、６は酸化膜、７はゲート酸化膜、８はシリコン・ゲー
ト電極、９はガラス膜、１０，１１は不純物領域、１２
は電極・配線である。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
造工程説明図、第８図は等価回路図、第９図は本発明−
実施例の要部平面図である。 図に於いて、１は基板、２は埋込み層、３は二酸化シリ
コン膜、４Ｓ，５Ｓは単結晶層、４Ｐ，５Ｐは多結晶層
、６は酸化膜、７はゲート酸化膜、８はシリコン・ゲー
ト電極、９はガラス膜、１０，１１は不純物領域、１２
は電極・配線である。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ 一導電型の半導体基板に選択的に形成された逆導電
型埋込み層と所定の該埋込み層を囲むように形成された
絶縁層、その半導体基板上に成長された単結晶層と多結
晶層、該単結晶層に選択的に形成された逆導電型の不純
物領域と前記多結晶層に形成されて前記埋込み層に達し
ている逆導電型の不純物領域を有してなることを特徴と
する半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53115276A JPS6036106B2 (ja) | 1978-09-20 | 1978-09-20 | 半導体記憶装置 |
| DE7979301928T DE2967388D1 (en) | 1978-09-20 | 1979-09-18 | Semiconductor memory device and process for fabricating the device |
| CA000335866A CA1144646A (en) | 1978-09-20 | 1979-09-18 | Dynamic ram having buried capacitor and planar gate |
| EP79301928A EP0009910B1 (en) | 1978-09-20 | 1979-09-18 | Semiconductor memory device and process for fabricating the device |
| US06/076,993 US4329704A (en) | 1978-09-20 | 1979-09-19 | MOS Random access memory with buried storage capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53115276A JPS6036106B2 (ja) | 1978-09-20 | 1978-09-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541753A JPS5541753A (en) | 1980-03-24 |
| JPS6036106B2 true JPS6036106B2 (ja) | 1985-08-19 |
Family
ID=14658644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53115276A Expired JPS6036106B2 (ja) | 1978-09-20 | 1978-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6036106B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843779A (ja) * | 1981-09-08 | 1983-03-14 | Ookura Syuzo Kk | 清酒の醸造方法 |
| JPS58204568A (ja) * | 1982-05-24 | 1983-11-29 | Hitachi Ltd | 半導体装置 |
| JPS5998679A (ja) * | 1982-11-30 | 1984-06-07 | Masaharu Uematsu | 酒造用乾燥α白糠及びその製造方法 |
| JPS5998678A (ja) * | 1982-11-30 | 1984-06-07 | Masaharu Uematsu | 乾燥α白糠及びその製造方法 |
| JPS62107766A (ja) * | 1985-11-07 | 1987-05-19 | Nisshin Flour Milling Co Ltd | 醸造用加工原料の製造法 |
| JPS62171666A (ja) * | 1986-01-22 | 1987-07-28 | Tech Res Assoc Extru Cook Food Ind | 焼酎用二次原料の製造法 |
-
1978
- 1978-09-20 JP JP53115276A patent/JPS6036106B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541753A (en) | 1980-03-24 |
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