JPS60253265A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60253265A JPS60253265A JP59108785A JP10878584A JPS60253265A JP S60253265 A JPS60253265 A JP S60253265A JP 59108785 A JP59108785 A JP 59108785A JP 10878584 A JP10878584 A JP 10878584A JP S60253265 A JPS60253265 A JP S60253265A
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- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 22
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にダイナミ、りＲＡ
Ｍのメモリセルキャノぐシタの改良に係る。
Ｍのメモリセルキャノぐシタの改良に係る。
近年、ダイナミックランダムアクセスメモリ（ａｍＡＭ
）は一層集積度が向上しておシ、これに伴い益々メモリ
セルのキヤＡ’シタ面積が小さくなっている。ところが
、α線によるソフトエラーを防止するためには、メモリ
セルのキャノ臂シタ容量として最低限５０〜６０ｆＦの
値が必要となる。そこで、第１図に示すように半導体基
板に溝を設けることによ）、キヤ・やシタ容量を増加さ
せることが試みられている。
）は一層集積度が向上しておシ、これに伴い益々メモリ
セルのキヤＡ’シタ面積が小さくなっている。ところが
、α線によるソフトエラーを防止するためには、メモリ
セルのキャノ臂シタ容量として最低限５０〜６０ｆＦの
値が必要となる。そこで、第１図に示すように半導体基
板に溝を設けることによ）、キヤ・やシタ容量を増加さ
せることが試みられている。
第１図において、例えばＰ型シリコン基板１０表面には
セル間分離絶縁膜２が形成されている。セル間分離絶縁
膜２に囲まれた基板１の素子領域上にはｆ−）酸化膜３
を介してトランスファｆｆ−）電極４が形成されている
。また、素−り− 子領域の一部には溝が形成され、溝の内面を含む基板１
表面の一部にはキャノ々シタｆ−）酸化膜５が形成され
、更にキャパシタダート酸化膜５上にはキャパシタダー
ト電極６が形成されている。このキャパシタダート電極
６はセル間分離絶縁膜２上に延長され、多数のメモリセ
ルに亘って形成されている。更に、トランス７アダート
電極４０両側方の基板１表面にはソース、ドレインとな
る炉型拡散層７，８が形成されているＯ 第１図図示のｄＲＡＭでは溝の内面をキャノ量シタ容量
の一部とすることによシ実効的にキャパシタ容量を増加
させることができる。
セル間分離絶縁膜２が形成されている。セル間分離絶縁
膜２に囲まれた基板１の素子領域上にはｆ−）酸化膜３
を介してトランスファｆｆ−）電極４が形成されている
。また、素−り− 子領域の一部には溝が形成され、溝の内面を含む基板１
表面の一部にはキャノ々シタｆ−）酸化膜５が形成され
、更にキャパシタダート酸化膜５上にはキャパシタダー
ト電極６が形成されている。このキャパシタダート電極
６はセル間分離絶縁膜２上に延長され、多数のメモリセ
ルに亘って形成されている。更に、トランス７アダート
電極４０両側方の基板１表面にはソース、ドレインとな
る炉型拡散層７，８が形成されているＯ 第１図図示のｄＲＡＭでは溝の内面をキャノ量シタ容量
の一部とすることによシ実効的にキャパシタ容量を増加
させることができる。
ところで、更にｄＲＡＭの集積度を向上させ、しかもキ
ャパシタ容量を一定値以上に保ち、ソフトエラーを防止
するためには例えば溝の深さを深くする必要が生じる。
ャパシタ容量を一定値以上に保ち、ソフトエラーを防止
するためには例えば溝の深さを深くする必要が生じる。
つまシ、例えに溝の開口部をａｕｍｘａｕｍの正方形・
ｆターン、深さをｈｕｌｍとして、溝の表面積を計算す
ると４ｔｈ＋ａ２となる。この場合、１個の溝あたシの
容量を維持しつつ開口部の面積を微細化していくと、ｈ
を大きくする必要がある。しかし、溝の深さを深くしよ
うとすると、溝内の洗浄の問題等が大ぎくなシ、量産技
術的にはかなシの困難がある。
ｆターン、深さをｈｕｌｍとして、溝の表面積を計算す
ると４ｔｈ＋ａ２となる。この場合、１個の溝あたシの
容量を維持しつつ開口部の面積を微細化していくと、ｈ
を大きくする必要がある。しかし、溝の深さを深くしよ
うとすると、溝内の洗浄の問題等が大ぎくなシ、量産技
術的にはかなシの困難がある。
一方、キヤ・臂シタダート酸化膜の膜厚を薄くすること
によシキャノｆシタ容量を一定値以上に保つことも考え
られる。しかし、キャパシタダート酸化膜の膜厚は、溝
のエツジにおける電界集中によるトンネル電流等のリー
ク特性の劣化を防止する必要から下限があシ、あまシ薄
くすることはできない。
によシキャノｆシタ容量を一定値以上に保つことも考え
られる。しかし、キャパシタダート酸化膜の膜厚は、溝
のエツジにおける電界集中によるトンネル電流等のリー
ク特性の劣化を防止する必要から下限があシ、あまシ薄
くすることはできない。
本発明は上記事情に鑑みてなされたものであシ、ソフト
エラーに対する耐性が高く、シかも集積度を向上し得る
半導体記憶装置を提供しょうとするものである。
エラーに対する耐性が高く、シかも集積度を向上し得る
半導体記憶装置を提供しょうとするものである。
本発明の半導体記憶装置は、第１導電型の半導体基板表
面に形成されたセル間分離絶縁膜と、 ゛該セル間分離
絶縁膜に囲まれた基板上にダート絶縁膜を介して形成さ
れたダート電極と、該ダート電極の両側方の基板表面に
形成された第２導電型の拡散層と、前記セル間分離絶縁
膜に形成された溝と、峡湾の内面を含むセル間分離絶縁
膜上にヤヤパシタダート絶縁膜を介在させて形成された
セルプレートのダート電極及びキャパシタダート電極か
らなるキャノそシタ部とを具備したことを特徴とするも
のである。
面に形成されたセル間分離絶縁膜と、 ゛該セル間分離
絶縁膜に囲まれた基板上にダート絶縁膜を介して形成さ
れたダート電極と、該ダート電極の両側方の基板表面に
形成された第２導電型の拡散層と、前記セル間分離絶縁
膜に形成された溝と、峡湾の内面を含むセル間分離絶縁
膜上にヤヤパシタダート絶縁膜を介在させて形成された
セルプレートのダート電極及びキャパシタダート電極か
らなるキャノそシタ部とを具備したことを特徴とするも
のである。
このような半導体記憶装置によれば、キャΔシタ部の大
部分が絶縁膜に囲まれているので、ソフトエラーに対す
る耐性が高くなる。また、隣接するキャＩＪ？シタ同士
の間は半導体基板を介していないので相互の影響が少な
く、加工の余裕を見込むだけでよいため集積度を向上す
ることができる。
部分が絶縁膜に囲まれているので、ソフトエラーに対す
る耐性が高くなる。また、隣接するキャＩＪ？シタ同士
の間は半導体基板を介していないので相互の影響が少な
く、加工の余裕を見込むだけでよいため集積度を向上す
ることができる。
以下、本発明の実施例を第２図（ａ）〜（ｆ）及び第３
図を参照し、製造方法を併記して説明する。
図を参照し、製造方法を併記して説明する。
まず、例えばＰ型シリコン基板１１表頁に選択酸化法に
よ多セル間分離酸化膜１２を形成する。次に、セル間分
離酸化膜１２に囲まれた基板１１の素子領域表面にトラ
ンスファトランジスタのダート酸化膜１３を形成する。
よ多セル間分離酸化膜１２を形成する。次に、セル間分
離酸化膜１２に囲まれた基板１１の素子領域表面にトラ
ンスファトランジスタのダート酸化膜１３を形成する。
つづいて、全面にトランスファｆｆ−）電極となる第１
の多結晶シリコン膜１４を堆積する（第２図（ａ）図示
）。
の多結晶シリコン膜１４を堆積する（第２図（ａ）図示
）。
次いで、写真蝕刻法によシ第１の多結晶シリコン！１ｌ
ｘ４ｔノ母ターニングしてトランス７アダート電極（ワ
ードライン）１５を形成する。つづいて、トランスファ
ダート電極１５をマスクとして露出したｆ−）酸化膜１
３をエツチングした後、例えばヒ素をイオン注入するこ
とにょシソース、ドレインとなるＮ＋型型数散層１６１
７を形成する。つづいて、熱酸化を行ない、露出した基
板１１及びトランスファｒ−）電極１５の表面に熱酸化
膜１８を形成する（同図（ｂ）図示）。つづいて、写真
蝕刻法によ多セル間分離酸化膜１２の一部を選択的にエ
ツチングして溝１９を形成する（同図（ｅ）図示）。
ｘ４ｔノ母ターニングしてトランス７アダート電極（ワ
ードライン）１５を形成する。つづいて、トランスファ
ダート電極１５をマスクとして露出したｆ−）酸化膜１
３をエツチングした後、例えばヒ素をイオン注入するこ
とにょシソース、ドレインとなるＮ＋型型数散層１６１
７を形成する。つづいて、熱酸化を行ない、露出した基
板１１及びトランスファｒ−）電極１５の表面に熱酸化
膜１８を形成する（同図（ｂ）図示）。つづいて、写真
蝕刻法によ多セル間分離酸化膜１２の一部を選択的にエ
ツチングして溝１９を形成する（同図（ｅ）図示）。
次いで、全面に第２の多結晶シリコン膜を堆積した後、
写真蝕刻法によ）その一部を選択的にエツチングし、一
部が前記溝１９の内面に沿うようにセル間分離酸化膜１
２上にセルグレートのダート電極２０を形成する。つづ
いて、熱酸化を行ない、セルプレートのｆ−）！極！’
０の表面にキャパシタｆ−）酸化膜２１を形成する（同
図（ｄ）図示）。
写真蝕刻法によ）その一部を選択的にエツチングし、一
部が前記溝１９の内面に沿うようにセル間分離酸化膜１
２上にセルグレートのダート電極２０を形成する。つづ
いて、熱酸化を行ない、セルプレートのｆ−）！極！’
０の表面にキャパシタｆ−）酸化膜２１を形成する（同
図（ｄ）図示）。
次いで、写真蝕刻法によｈＮ＋型拡散拡散層１７上酸化
膜１８に開口部２２を形成する。つづいて、全面に第３
の多結晶シリコン膜を堆積した後、ノナターニングして
キヤ／ｌシタｒ−）電極２３を形成する。このキャ／？
シタｒ−）電極２３はセルグレートのダート電極２０上
にキヤ・母シタダート酸化膜２１を介して形成されＮ＋
型型数散層１１接続されている（同図（ｅ）図示）。
膜１８に開口部２２を形成する。つづいて、全面に第３
の多結晶シリコン膜を堆積した後、ノナターニングして
キヤ／ｌシタｒ−）電極２３を形成する。このキャ／？
シタｒ−）電極２３はセルグレートのダート電極２０上
にキヤ・母シタダート酸化膜２１を介して形成されＮ＋
型型数散層１１接続されている（同図（ｅ）図示）。
つづいて、全面にＣＶＤ酸化膜２４を堆積した後、Ｎ＋
型型数散層１６上ピットライン用のコンタクトホールＬ
５を開孔する。つづいて、全面にｌｔ膜を蒸着した後、
ノ母ターニングしてピットラインとなるＡｊ電極２６を
形成し、ダイナミックＲＡＭのメモリセルを製造する（
第２図（ｆ）及び第３図図示。なお、第２図（ｆ）は第
３図のＦ −Ｆ’線に沿う拡大断面図である。また、第
３図ではｐ、を電極（ピットライン）２６は省略してい
る）。
型型数散層１６上ピットライン用のコンタクトホールＬ
５を開孔する。つづいて、全面にｌｔ膜を蒸着した後、
ノ母ターニングしてピットラインとなるＡｊ電極２６を
形成し、ダイナミックＲＡＭのメモリセルを製造する（
第２図（ｆ）及び第３図図示。なお、第２図（ｆ）は第
３図のＦ −Ｆ’線に沿う拡大断面図である。また、第
３図ではｐ、を電極（ピットライン）２６は省略してい
る）。
第２図（１）及び第３図図示のダイナミ、りＲＡＭのメ
モリセルでは、キヤＡ／シタ部は溝１９が形成されたセ
ル間分離酸化膜１２上に形成されたセルグレートのグー
ｔ”ｉ＋ｉ極’Ｏ％ セルグレートのｆ−）電極２０表
面に形成されたキャパシタダート酸化膜２１及びキャノ
ｅシタｒ−）酸化膜２１上に形成され、基板の一部（上
記実施例ではＮ＋型型数散層１７と接続したキャパシタ
ダート電極２３から構成されている。
モリセルでは、キヤＡ／シタ部は溝１９が形成されたセ
ル間分離酸化膜１２上に形成されたセルグレートのグー
ｔ”ｉ＋ｉ極’Ｏ％ セルグレートのｆ−）電極２０表
面に形成されたキャパシタダート酸化膜２１及びキャノ
ｅシタｒ−）酸化膜２１上に形成され、基板の一部（上
記実施例ではＮ＋型型数散層１７と接続したキャパシタ
ダート電極２３から構成されている。
しかして上記ｄＲＡＭではセル間分離酸化膜１２に形成
された溝１９の形状を利用することによシ笑効的なりヤ
パシタの表面積を増加させており、キャパシタ部の大部
分は絶縁膜（セル間分離酸化膜１２及びＣＶＤ酸化膜２
４）に囲まれている。このためα線等によ多発生する基
板中の少数キャリアが及ばず影響を極めて小さくするこ
とができ、ソフトエラーに対する耐性が高くなっている
。この結果、キャノｆシタンスの値をセンスアンプ等の
マージンを考慮するだけで決定することができ、キャノ
９シタ容量を小さくすることができる。したがって、キ
ャノ量シタの表面積を減少させて集積度を向上させたシ
、キャノ４シタｆ−）酸化膜２１の膜厚を厚くしてリー
ク特性を改善したシすることができる。
された溝１９の形状を利用することによシ笑効的なりヤ
パシタの表面積を増加させており、キャパシタ部の大部
分は絶縁膜（セル間分離酸化膜１２及びＣＶＤ酸化膜２
４）に囲まれている。このためα線等によ多発生する基
板中の少数キャリアが及ばず影響を極めて小さくするこ
とができ、ソフトエラーに対する耐性が高くなっている
。この結果、キャノｆシタンスの値をセンスアンプ等の
マージンを考慮するだけで決定することができ、キャノ
９シタ容量を小さくすることができる。したがって、キ
ャノ量シタの表面積を減少させて集積度を向上させたシ
、キャノ４シタｆ−）酸化膜２１の膜厚を厚くしてリー
ク特性を改善したシすることができる。
また、上記ｄＲＡＭでは隣接するキャパシタ同士の間は
、従来のｄＲＡＭと異な多基板を介していないため相互
の影響が少なぐなっている。このため加工の余裕を見込
むだけでパターン設計ができるため集積度を向上するこ
とができる。
、従来のｄＲＡＭと異な多基板を介していないため相互
の影響が少なぐなっている。このため加工の余裕を見込
むだけでパターン設計ができるため集積度を向上するこ
とができる。
なお、上記実施例ではトランスファゲート電極（ワード
ライン）１５を第１層の多結晶シリコン展、セルグレー
トのダート電極２ｏを第２層の多結晶シリコン膜、キャ
ノヤシタｆ−）電極２３を第３層の多結晶シリコン膜で
それぞれ形成したが、セルプレートのｆ−）電極を第１
層の多結晶シリコン膜、Φヤノ量シタｒ−ト電極を一〇
− 第２層の多結晶シリコン膜、トランスファダート電極を
第３層の多結晶シリコン膜でそれぞれ形成してもよい。
ライン）１５を第１層の多結晶シリコン展、セルグレー
トのダート電極２ｏを第２層の多結晶シリコン膜、キャ
ノヤシタｆ−）電極２３を第３層の多結晶シリコン膜で
それぞれ形成したが、セルプレートのｆ−）電極を第１
層の多結晶シリコン膜、Φヤノ量シタｒ−ト電極を一〇
− 第２層の多結晶シリコン膜、トランスファダート電極を
第３層の多結晶シリコン膜でそれぞれ形成してもよい。
また、上記実施例ではセル間分離絶縁膜上に形成される
キヤ・ぐシタ部についてはキャパシタダート酸化膜の下
層の多結晶シリコン膜をセルフレートの？−）電極、上
層の多結晶シリコン膜をキヤ・昔シタダート電極として
それぞれ用い 。
キヤ・ぐシタ部についてはキャパシタダート酸化膜の下
層の多結晶シリコン膜をセルフレートの？−）電極、上
層の多結晶シリコン膜をキヤ・昔シタダート電極として
それぞれ用い 。
たが、下層の多結晶シリコン膜をキャパシタダート電極
、上層の多結晶シリコン膜をセルグレートのｆ−）電極
としてもよい。
、上層の多結晶シリコン膜をセルグレートのｆ−）電極
としてもよい。
以上詳述した如く本発明によれば、ソフトエラーに対す
る耐性が高く、シかも高集積度の半導体記憶装置を提供
できる亀のである。
る耐性が高く、シかも高集積度の半導体記憶装置を提供
できる亀のである。
第１図は従来のｄＲＡＭの断面図、第２図（ａ）〜（ｆ
）は本発明の＊雄側におけるｄＲＡＭを得るための製造
工程を示す断面図、第３図は本発明の実施例におけるｄ
ＲＡＭの平面図である。 −１八− １１・・・Ｐ型シリコン基板、１２・・・セル間分離酸
化膜、１３・・・ｅ−）酸化膜、１４・・・多結晶シリ
コンＨＬｘｓ・・・トランスファｒ−）電極、Ｊ６．Ｊ
７・・・Ｎ型拡散層、１８・・・熱酸化膜、１９・・・
溝、２０・・・セルル−トのｆ−）電極、２１・・・キ
ャノ譬シタダート酸化膜、２２・・・開口部、２３・・
・キャノｆシタｆ−）電極、２４・・・ＣＶＤ酸化膜、
２５・・・コンタクトホール、２６・・・ｈｔ電極。 出願人代理人 弁理士 鈴 江 武 彦１１−
）は本発明の＊雄側におけるｄＲＡＭを得るための製造
工程を示す断面図、第３図は本発明の実施例におけるｄ
ＲＡＭの平面図である。 −１八− １１・・・Ｐ型シリコン基板、１２・・・セル間分離酸
化膜、１３・・・ｅ−）酸化膜、１４・・・多結晶シリ
コンＨＬｘｓ・・・トランスファｒ−）電極、Ｊ６．Ｊ
７・・・Ｎ型拡散層、１８・・・熱酸化膜、１９・・・
溝、２０・・・セルル−トのｆ−）電極、２１・・・キ
ャノ譬シタダート酸化膜、２２・・・開口部、２３・・
・キャノｆシタｆ−）電極、２４・・・ＣＶＤ酸化膜、
２５・・・コンタクトホール、２６・・・ｈｔ電極。 出願人代理人 弁理士 鈴 江 武 彦１１−
Claims (2)
- （１）第１導電型の半導体基板表面に形成されたセル間
分離絶縁膜と、該セル間分離絶縁膜に囲まれた基板上に
ｆｆ−）絶縁膜を介して形成されたダート電極と、該ダ
ート電極の両側方の基板表面に形成された第２導電型の
拡散層と、前記セル間分離絶縁膜に形成された溝と、該
溝の内面を含むセル間分離絶縁膜上にキャ／ＪＦシタｒ
−ト絶縁膜を介在させて形成されたセルグレートのｆ−
）電極及びキャノ４シタｒ−）電極からなる中９２１７
２部とを具備したことを特徴とする半導体記憶装置。 - （２）１つのメモリセルのキク／４’シタ部に少なくと
も１個の溝が含まれるようにセル間分離絶縁膜に溝を形
成した特許請求の範囲第１項記載の半導体記憶装置。 １−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108785A JPS60253265A (ja) | 1984-05-29 | 1984-05-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108785A JPS60253265A (ja) | 1984-05-29 | 1984-05-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253265A true JPS60253265A (ja) | 1985-12-13 |
Family
ID=14493416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108785A Pending JPS60253265A (ja) | 1984-05-29 | 1984-05-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253265A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897700A (en) * | 1987-06-12 | 1990-01-30 | Nec Corporation | Semiconductor memory device |
| US6251740B1 (en) | 1998-12-23 | 2001-06-26 | Lsi Logic Corporation | Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit |
| US6341056B1 (en) | 2000-05-17 | 2002-01-22 | Lsi Logic Corporation | Capacitor with multiple-component dielectric and method of fabricating same |
| US6342734B1 (en) | 2000-04-27 | 2002-01-29 | Lsi Logic Corporation | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same |
| US6417535B1 (en) * | 1998-12-23 | 2002-07-09 | Lsi Logic Corporation | Vertical interdigitated metal-insulator-metal capacitor for an integrated circuit |
| US6441419B1 (en) | 1998-03-31 | 2002-08-27 | Lsi Logic Corporation | Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same |
| US6504202B1 (en) | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
| US6566186B1 (en) | 2000-05-17 | 2003-05-20 | Lsi Logic Corporation | Capacitor with stoichiometrically adjusted dielectric and method of fabricating same |
-
1984
- 1984-05-29 JP JP59108785A patent/JPS60253265A/ja active Pending
Cited By (8)
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