JPH0365664B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体記憶装置に関し、特に記憶部
としての溝型キヤパシタの構造を改良した半導体
記憶装置に係わる。 〔発明の技術的背景とその問題点〕 ダイナミツクメモリをはじめとする半導体記憶
装置は、その記憶容量が微細加工技術の進歩に伴
つて約３年で４倍の速度で増大している。記憶容
量の大容量化に伴つてメモリアル面積は急速に縮
小されつづけているが、メモリセルの記憶キヤパ
スタ値はソフトエラーの防止上及びセンスアンプ
のセンスのためのＳ／Ｎ比の確保のために数十
fFの大きな値に維持する必要がある。 ところで、従来より単位面積当りのキヤパシタ
値を大きくするために、記憶キヤパシタを構成す
るMOS構造の絶縁膜を薄膜化したり、絶縁膜材
料を酸化シリコン膜から窒化シリコン膜に変えた
りしている。しかしながら、これらの記憶キヤパ
シタは半導体基板の表面を利用してMOS構造を
形成するので、セル面積の微細化に伴つて、大き
なキヤパシタ値を得ることは自ずと限界があつ
た。 このようなことから、最近、H.Sunamiらは、
“Ａ Corrugated Capacitor Cell （CCC）for
Megabit Dynamic MOS Memories”、
Internatinal Electric Devices Meting
Technical Digest、講演番号26.9、pp、806〜808
Dec、1982で第１図に示す構造の溝型キヤパシタ
を有するMOSメモリを発表した。即ち、第１図
中の１は例えばｐ型シリコン基板であり、この基
板１の表面から内部に亙つて深い（例えば３〜
5μｍ程度）溝部２が設けられている。この溝部
２内から開口部周辺に亙つて第１層多結晶シリコ
ンからなるキヤパシタ電極３がキヤパシタ絶縁膜
４を介して設けられている。このキヤパシタ絶縁
膜４はSiO₂／Si₃N₄／SiO₂の３層膜からなる。こ
うした基板１、溝部２、キヤパシタ絶縁膜４及び
キヤパシタ電極３によつて溝型キヤパシタ５が構
成されている。また、前記溝型キヤパシタ５に隣
接するシリコン基板１の表面には互いに電気的に
分離されたn⁺型のソース、ドレイン領域６，７
が設けられている。これらソース、ドレイン領域
６，７間を少なくとも含む基板１部分上には、ゲ
ート酸化膜８を介して第２層多結晶シリコンから
なるゲート電極９が設けられている。こうしたソ
ース、ドレイン領域６，７、ゲート酸化膜８及び
ゲート電極９によつて転送トランジスタ１０が構
成されている。更に、前記ソース領域６は前記溝
型キヤパシタ５の絶縁膜４に接しており、かつ前
記ドレイン領域７は図示しないビツト線と接続さ
れている。なお、図中の９′は隣接するメモリセ
ルのゲート電極である。 しかしながら、前述した第１図図示のMOSメ
モリは文献中にも一部記載してあるように一つの
溝型キヤパシタと他の溝型キヤパシタとの間で生
じるパンチスルー現象による情報の干渉により、
メモリセル間の溝型キヤパシタの距離を短くでき
ず、高密度のメモリセルを実現できないという欠
点があつた。即ち、一般にメモリセルを構成する
転送トランジスタとドレインの接合容量は、ビツ
ト線容量を減らすために減少させることが要求さ
れている。このため、ｐ型シリコン基板の濃度を
下げる必要があるが、これによつてMOS構造の
キヤパシタ付近の基板に空乏層が広がり、パンチ
スルー現象が生じ易くなる。こうしたパンチスル
ー現象は、一般にシリコン基板表面近傍からの不
純物イオン注入で防止できる。しかしながら、第
１図図示のようなシリコン基板１に深い溝部２を
形成して作られる溝型キヤパシタ５では、シリコ
ン基板１の深い部分にまで不純物のイオン注入を
行なうことが困難であるため、隣接する溝型キヤ
パシタの底部付近同志でパンチスルー現象が生
じ、それを防止できないという重大な欠点があつ
た。従つて、従来の構造ではメモリセル間の溝型
キヤパシタ間に長い距離をあける必要が生じ高密
度のメモリセルを実現するのは極めて困難であつ
た。 また、第１図の構造では、シリコン基板１の深
い所で溝型キヤパシタ５により空乏層が伸び、α
線の入射により生じた電荷をフアネリング現象で
集め易い為、ソフトエラーに対して弱いという欠
点があつた。〔発明の目的〕 本発明は、単位面積当りのキヤパシタ値が大き
い溝型キヤパシタを備え、かつ該溝型キヤパシタ
間の距離を著しく短縮でき、更に耐ソフトエラー
性に優れた半導体記憶装置を提供しようとするも
のである。 〔発明の概要〕 本発明は、第１導電型の半導体層と、この半導
体層の表面層に選択的に埋設された第２導電型の
ウエル領域と、このウエル領域表面から前記半導
体層中に達して設けられた溝部と、この溝部内面
のウエル領域及び半導体層に設けられた第２導電
型の不純物拡散領域と、前記溝部内面の不純物拡
散領域に設けられた該拡散領域より接合深さが浅
い第１導電型の不純物拡散領域と、前記溝部内か
ら少なくとも開口部周辺に亙つてキヤパシタ用絶
縁膜を介して設けられた電極とからなり、前記電
極を第１のキヤパシタ電極とし、前記第１導電型
の不純物拡散領域を第２のキヤパシタ電極とした
構造の溝型キヤパシタを具備したことを特徴とす
るものである。こうして構造において、第１導電
型の不純物拡散領域により、隣接する溝型キヤパ
シタ間のパンチスルー現象を防止して高密度のメ
モリセルを可能とし、かつ第２導電型の不純物拡
散領域と第１導電型の不純物拡散領域との間の接
合容量により単位面積当りのキヤパシタ値の増大
し、更にウエル領域と第２導電型の不純物拡散領
域により耐ソフトエラー性を向上した構造の半導
体記憶装置を得ることができる。 〔発明の実施例〕 以下、本発明の実施例を第２図乃至第４図を参
照して詳細に説明する。 第２図はダイナミツクMOSメモリの一部を示
す断面図、第３図は第２図の要部を示す平面図、
第４図は第３図の−に沿う断面図である。図
中の２１は第１導電型の半導体層としての例えば
８×10¹⁴／cm³のリンなどのドナー不純物を含むｎ
型シリコン基板である。このシリコン基板２１の
表面層には、例えば１×10¹⁶／cm³のアクセプタ不
純物（ボロン等）を含み、深さ2μｍのｐ型ウエ
ル領域２２が選択的に埋設されている。このウエ
ル領域２２には例えば厚さ約0.6μｍのフイールド
酸化膜２３が設けられており、かつウエル領域２
２には第３図に示す如く該フイールド酸化膜２３
で分離された複数の島状の活性領域（メモリセル
領域）２４ａ〜２４ｃが形成されている。これら
活性領域２４ａ，２４ｂの一部及び活性領域２４
ｃの両端部には夫々溝型キヤパシタ２５ａ〜２５
ｄが設けられており、かつ溝型キヤパシタ２５
ａ，２５ｂは互いに隣接して配置されている。溝
型キヤパシタ２５ａは第４図に示す如くウエル領
域２２の表面からシリコン基板２１中に達して設
けられた例えば深さ３〜5μｍの溝部２６ａを備
えている。この溝部２６ａの内面のウエル領域２
２及びシリコン基板２１には第２導電型の不純物
拡散領域としてのｐ型拡散領域２７ａが形成され
ている。このｐ型拡散領域２７ａは例えば深さが
0.5μｍで、前記ウエル領域２２の濃度より高い、
例えば２×10¹⁷／cm³の濃度を有する。また、前記
溝部２６ａ内面のｐ型拡散領域２７ａには、該ｐ
型拡散領域２７ａより浅い第１導電型の不純物拡
散領域としてのｎ型拡散領域２８ａが形成されて
いる。このｎ型拡散領域２８ａは深さが0.2μｍ
で、濃度が例えば１×10¹⁸／cm³のものである。こ
のｎ型拡散領域２８ａの前記溝型キヤパシタ２５
ｂと反対側の側部表面には延出部２９ａが形成さ
れている。前記溝部２６ａ内から少なくとも該溝
部２６ａの開口部周辺に亙つて第１層に多結晶シ
リコンからなる電極３０がキヤパシタ用絶縁膜と
しての例えば厚さ200Åの酸化シリコン膜３１ａ
を介して設けられている。こうした溝型キヤパシ
タ２５ａにおいて、前記電極３０は第１のキヤパ
シタ電極として、前記ｎ型拡散領域２８ａは第２
のキヤパシタ電極として機能する。なお、電極３
０は各溝型キヤパシタ２５ａ〜２５ｄの共通電極
となつている。一方、前記溝型キヤパシタ２５ｂ
は溝部２６ｂ、ｐ型拡散領域２７ｂ、ｎ型拡散領
域２８ｂ、電極３０及び酸化シリコン膜３１ｂと
から構成されている。また、前記溝型キヤパシタ
２５ｃ，２５ｄは詳細に示していないが、前記溝
型キヤパシタ２５ａ，２５ｂと同様な構造になつ
ている。なお、ｐ型ウエル領域２２の端部にも同
様な構造の溝型キヤパシタ２５ｅが設けられてい
る。 ここで溝型キヤパシタの製造方法について第５
図ａ〜ｃを参照して簡単に説明する。まず、ｎ型
シリコン基板２１の表面層に選択的にｐ型ウエル
領域２２を形成した後、該ウエル領域２２の表面
にフイールド酸化膜２３を形成すると共に、島状
の活性領域２４ａ，２４ｂ（２４ｃは図示せず）
を形成した後、活性領域２４ａ，２４ｂの表面に
厚さ約1000Åの酸化膜３１を形成する。つづい
て、フオトレジストを塗布し、写真蝕刻法により
酸化膜３２の溝部形成予定部上にレジストパター
ン（図示せず）を形成した後、該レジストパター
ンとマスクとして反応性イオンエツチングにより
ウエル領域２２表面からシリコン基板２１中に達
して選択的にエツチングして例えば深さ３〜5μ
ｍの溝部２６ａ，２６ｂを形成する（第５図ａ図
示）。この後レジストパターンを剥離した。 次いで、写真蝕刻法により転送トランジスタの
ソース領域の一部に対応する前記酸化膜３２を選
択的に除去した後、全面にｐ型不純物、例えばボ
ロンをドープした酸化シリコン膜（又は多結晶シ
リコン膜）３３をCVD法により堆積し、更に該
ボロンドープ酸化シリコン膜３３を拡散源にして
ボロンを溝部２６ａ，２６ｂ内面のｐ型ウエル領
域２２及びｎ型シリコン基板２１に熱拡散してｐ
型拡散領域２７ａ，２７ｂを形成する（第５図ｂ
図示）。つづいて、ボロンドープ酸化シリコン膜
３３を除去し、全面にリンドープ酸化シリコン膜
（又は砒素ドープ酸化シリコン膜、リンや砒素を
ドープした多結晶シリコン膜）３４をCVD法に
より堆積した後、該リンドープ酸化シリコン膜３
４を拡散源にしてリンをｐ型拡散領域に２７ａ，
２７ｂに熱拡散して同拡散領域２７ａ，２７ｂに
夫々ｎ型拡散領域２８ａ，２８ｂ及び延出部２９
ａ，２９ｂを形成する（第５図ｃ図示）。この後、
図示しないが、リンドープ酸化シリコン膜を除去
し、酸化膜を除去し、更に、再度熱酸化処理を施
して溝部内面を含む露出したウエル領域及び基板
表面に酸化シリコン膜を形成し、ひきつづき全面
に第１層多結晶シリコン膜を堆積し、これをパタ
ーニングして溝部内から少なくともその開口部周
辺に亙つて電極を形成し、この電極をマスクとし
て前記酸化シリコン膜を選択的にエツチングしキ
ヤパシタ用の酸化シリコン膜を形成する。 また、前記各溝型キヤパシタ２５ａ〜２５ｄに
隣接した各活性領域２４ａ〜２４ｃには転送トラ
ンジスタ３５ａ〜３５ｄが形成されている。転送
トランジスタ３５ａは、前記溝型キヤパシタ２５
ａに隣接する活性領域２４ａの表面に互いに電気
的に分離して設けられた例えば10²⁰／cm³のアクセ
プタ不純物を含むn⁺型のソース、ドレイン領域
３６ａ，３７ａと、これらソース、ドレイン領域
３６ａ，３７ａ間を少なくとも含む活性領域２４
ａ部分上にゲート酸化膜３８ａを介して設けられ
た第２層多結晶シリコンからなるゲート電極３９
ａとにより構成されている。前記n⁺型ソース領
域３６ａは前記溝型キヤパシタ２５ａを構成する
ｎ型拡散領域２８ａの延出部２９ａと接続されて
いる。一方、前記転送トランジスタ３５ｂは、
n⁺型のソース、ドレイン領域３６ｂ，３７ｂ、
ゲート酸化膜３８ｂ及びゲート電極３９ｂとから
構成されており、かつソース領域３６ｂは前記溝
型キヤパシタ２５ｂを構成するｎ型拡散領域２８
ｂの延出部２９ｂに接続されている。また、前記
転送トランジスタ３５ｃ，３５ｄは、前記各転送
トランジスタ３５ａ，３５ｄと同様、ソース、ド
レイン領域、ゲート酸化膜（いずれも図示せず）
及びゲート電極３９ｃ，３９ｄから構成されてい
る。なお、前記ウエル領域２２の端部には転送ト
ランジスタ３５ｅが形成されており、該転送トラ
ンジスタ３５ｅは、n⁺型のソース領域３６ｅと、
ｎ型のドレイン領域（前記転送トランジスタ３５
ｂのドレイン領域３７ｂと共通）と、これらソー
ス、ドレイン領域３６ｅ，３７ｂ間を少なくとも
含むウエル領域２２部分上にゲート酸化膜３８ｅ
を介して設けられたゲート電極３９ｅとから構成
されている。前記転送トランジスタ３５ａ，３５
ｂのゲート電極３９ａ，３９ｂは前記溝型キヤパ
シタ２５ｃ，２５ｄの電極３０上に酸化膜（図示
せず）を介して横切り、かつ前記転送トランジス
タ３５ｃ，３５ｄのゲート電極３９ｃ，３９ｄは
前記溝型キヤパシタ２５ａ，２５ｂの電極３０上
を酸化膜４０ａ，４０ｂを介して横切つている。 更に、前記各溝型キヤパシタ２５ａ〜２５ｅ及
び前記各転送トランジスタ３５ａ〜３５ｅを含む
ウエル領域２２及びシリコン基板２１上には層間
絶縁膜４１が被覆されており、かつ該層間絶縁膜
４１上にはAlからなるビツト千４２，４２′が前
記各ゲート電極３９ａ〜３９ｅと直交する方向に
設けられている。一方のビツト線４２は、前記転
送トランジスタ３５ａのドレイン領域３７ａ、転
送トランジスタ３５ｂ，３５ｅの共通のドレイン
領域３７ｂにコンタクトホール４３ａ，４３ｂを
介して夫々接続されている。他方のビツト線４
２′は、前記転送トランジスタ３５ｃ，３５ｄの
共通のドレイン領域（図示せず）にコンタクトホ
ール４３ｃを介して接続されている。これらビツ
ト線４２，４２′を含む層間絶縁膜４１上には保
護絶縁膜４４が被覆されている。 しかして、本発明の半導体記憶装置によれば、
溝型キヤパシタ（例えば２５ａ，２５ｂ）の夫々
の記憶ノードを構成するｎ型拡散領域２８ａ，２
８ｂの外部には約２×10¹⁷／cm³の不純物濃度をも
つｐ型拡散領域２７ａ，２７ｂが形成されている
ため、溝型キヤパシタ２５ａ，２５ｂ上部周囲の
ｐ型ウエル領域２２への空乏層の伸びを前記ｐ型
拡散領域２７ａ，２７ｂの存在により著しく抑制
できる。事実、記憶ノードの電位がｐ型ウエル領
域２２に対して5Vの電位差の時、ｐ型拡散領域
２７ａ，２７ｂとｎ型拡散領域２８ａ，２８ｂの
間に伸びる空乏層幅は約0.2μｍであつた。その結
果、溝型キヤパシタ２５ａ，２５ｂ間の距離Ａを
ｐ型拡散領域２７ａ，２７ｂが重なる0.6μｍまで
近付けても両者間のパンチスルー現象を防止でき
る。なお、第１図図示の溝型キヤパシタ５の構造
では、溝型キヤパシタ間の距離を約2μｍで既に
パンチスルー現象が生じた。これは距離にして３
倍以上の改善である。しかも、本発明ではビツト
線の接合容量は全く増加しない。従つて、溝型キ
ヤパシタ間のパンチスルー現象を防止することに
より、高密度のメモリセルを実現できる。 また、溝型キヤパシタ２５ａ〜２５ｅを構成す
る溝部２６ａ〜２６ｅは、ウエル領域２２表面か
ら該ウエル領域２２の深さよりも制限なしに深く
できる。しかも、例えば溝型キヤパシタ２５ａに
おいて、ｐ型拡散領域２７ａとｎ型拡散領域２８
ａとの間のpn接合容量が酸化シリコン膜３１ａ
を介在したｎ型拡散領域２８ａと電極３０との間
の静電容量に重畳されるため、単位面積当りのキ
ヤパシタ値が高い溝型キヤパシタ２５ａを実現で
き、ひいてはメモリセルを高密度化できる。事
実、前記pn接合容量はキヤパシタ絶縁膜として
の200Aの酸化シリコン膜３１ａを用いた静電容
量値の約３割に達することがわかつた。 更に、ｎ型シリコン基板２１の表面にｐ型ウエ
ル領域２２を設け、かつ溝型キヤパシタ２５ａの
最外量にｐ型拡散領域２７ａを設けた構造になつ
ているため、それらｐ型ウエル領域２２、ｐ型拡
散領域２７ａがα粒子の軌跡に沿つて生成したキ
ヤリアに対して記憶ノード周囲にポテンシヤルバ
リアを形成するので、耐ソフトエラー性に優れた
半導体記憶装置を実現できる。 なお、上記実施例ではキヤパシタ用絶縁膜とし
て、酸化シリコン膜を用いたが、これに限定され
ない。例えば、酸化シリコン膜で窒化シリコン膜
をサンドイツチ状に挟んだ複合膜、窒化シリコン
膜、あるいは酸化シリコンと酸化タンタルの二層
膜等を用いてもよい。 上記実施例では、半導体層としてｎ型シリコン
基板を用いたが、ｐ型シリコン基板を用いてもよ
い。この場合、第２導電型の不純物拡散領域はｎ
型に、第１導電型の不純物拡散領域はｐ型に、転
送トランジスタはｐチヤンネルMOSトランジス
タよりなる。 上記実施例では、ダイナミツクMOSメモリを
例にして説明したが、スタテイツクMOSメモリ
にも同様に適用できる。この場合、例えばフリツ
プフロツプ型のセルの双安定ノードに前述した溝
型キヤパシタを設ければよい。 〔発明の効果〕 以上詳述した如く、本発明によれば単位面積当
りのキヤパシタ値が大きい溝型キヤパシタを備
え、かつ該溝型キヤパシタ間の距離を、パンチス
ルー現象を生じることなく著しく短縮してメモリ
セルの高密度化を可能とし、更に耐ソフトエラー
性を向上でき、ひいては高密度、高信頼性の半導
体記憶装置を提供できる。

【図面の簡単な説明】

第１図は、従来のダイナミツクMOSメモリを
示す断面図、第２図は、本発明の一実施例を示す
ダイナミツクMOSメモリの断面図、第３図は、
第２図の要部平面図、第４図は、第３図の−
線に沿う断面図、第５図ａ〜ｃは本実施例の溝型
キヤパシタを形成するための工程を示す断面図で
ある。 ２１……ｎ型シリコン基板、２２……ｐ型ウエ
ル領域、２３……フイールド酸化膜、２４ａ〜２
４ｃ……活性領域（メモリセル）、２５ａ〜２５
ｅ……溝型キヤパシタ、２６ａ〜２６ｅ……溝
部、２７ａ〜２７ｅ……ｐ型拡散領域（第２導電
型の不純物拡散領域）、２８ａ〜２８ｅ……ｎ型
拡散領域（第１導電型の不純物拡散領域）、２９
ａ〜２９ｅ……延出部、３０……第１層多結晶シ
リコンからなる電極、３１ａ〜３１ｅ……酸化シ
リコン膜（キヤパシタ用絶縁膜）、３３……ボロ
ンドープ酸化シリコン膜、３４……リンドープ酸
化シリコン膜、３５ａ〜３５ｅ……転送トランジ
スタ、３６ａ〜３６ｃ……n⁺型ソース領域、３
７ａ，３７ｂ……n⁺型ドレイン領域、３９ａ〜
３９ｅ……第２層多結晶シリコンからなるゲート
電極、４２，４２′……ビツト線。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体層と、この半導体層の表
   面層に選択的に埋設された第２導電型のウエル領
   域と、このウエル領域表面から前記半導体層中に
   達して設けられた溝部と、この溝部内面のウエル
   領域及び半導体層に設けられた第２導電型の不純
   物拡散領域と、前記溝部内面の不純物拡散領域に
   設けられた該拡散領域より接合深さが浅い第１導
   電型の不純物拡散領域と、前記溝部内から少なく
   とも開口部周辺に亙つてキヤパシタ用絶縁膜を介
   して設けられた電極とからなり、前記電極を第１
   のキヤパシタ電極とし、前記第１導電型の不純物
   拡散領域を第２のキヤパシタ電極とした構造の溝
   型キヤパシタを具備したことを特徴とする半導体
   記憶装置。 ２ 半導体層、ウエル領域、第２導電型の不純物
   拡散領域及び第１導電型の不純物拡散領域の濃度
   を、夫々n₁、n₂、n₃、n₄とした場合それらの濃度
   関係をn₁＜n₂≦n₃＜n₄とすることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３ 溝型キヤパシタの第２導電型、第１導電型の
   不純物拡散領域が二重拡散法により形成されたも
   のであることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。 ４ 第２導電型のウエル領域の表面に互いに電気
   的に分離して設けられた第１導電型のソース、ド
   レイン領域と、これらソース、ドレイン領域間を
   少なくとも含むウエル領域部分上にゲート絶縁膜
   を介して設けられたゲート電極とからなる転送ト
   ランジスタを備え、かつ前記ソース、ドレイン領
   域の一方が溝型キヤパシタの第１導電型の不純物
   拡散領域に接続し、他方がビツト線と接続してい
   ることを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。