JPS61289657A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61289657A JPS61289657A JP60132415A JP13241585A JPS61289657A JP S61289657 A JPS61289657 A JP S61289657A JP 60132415 A JP60132415 A JP 60132415A JP 13241585 A JP13241585 A JP 13241585A JP S61289657 A JPS61289657 A JP S61289657A
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- JP
- Japan
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- capacitor
- region
- memory cell
- film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、−個のキャパシタと一個のＭＯＳトランジス
タにより１ビツトのメモリセルを構成する半導体記憶装
置に関する。
タにより１ビツトのメモリセルを構成する半導体記憶装
置に関する。
−個のＭＯＳキャパシタと一個のＭＯＳトランジスタに
よりメモリセルを構成するダイナミックＲＡＭ （ｄＲ
ＡＭ）では、記憶データは電荷の形でＭＯＳキャパシタ
に蓄えられる。それゆえメモリセルのＭＯＳキャパシタ
に蓄えられる電荷の量がｄＲＡＭの性能を大きく左右す
る。ｄＲＡＭの性能向上のためにはメモリセルのＭＯＳ
キャパシタの容量を大きくすることが必要である。一方
、ｄＲＡＭの高集積化のためにはＭＯＳキャパシタの占
有面積を小さくすることが重要である。このため従来よ
り、ＭＯＳキャパシタの占有面積を小さく保ちながら大
きい容量を得る方法として、ＭＯＳキャパシタ領域の基
板面に溝を形成し、その側壁面を利用してＭＯＳキャパ
シタ面積を稼ぐ方法（溝堀セル方式）が提案されている
。この場合、一つのキャパシタ領域内に二個あるいはそ
れ以上の溝を設けることも考えられている。これは、溝
側壁の面積をより大きくするため、またはセンス感度を
向上させるため（特開昭５９−１６１８６０号公報）、
あるいは隣接するメモリセル間のリークを低減するため
（Ｉ Ｅ ＤＭ １９８４ ９．２ ｐｐ２３２〜２
３５）等の目的に適うためである。
よりメモリセルを構成するダイナミックＲＡＭ （ｄＲ
ＡＭ）では、記憶データは電荷の形でＭＯＳキャパシタ
に蓄えられる。それゆえメモリセルのＭＯＳキャパシタ
に蓄えられる電荷の量がｄＲＡＭの性能を大きく左右す
る。ｄＲＡＭの性能向上のためにはメモリセルのＭＯＳ
キャパシタの容量を大きくすることが必要である。一方
、ｄＲＡＭの高集積化のためにはＭＯＳキャパシタの占
有面積を小さくすることが重要である。このため従来よ
り、ＭＯＳキャパシタの占有面積を小さく保ちながら大
きい容量を得る方法として、ＭＯＳキャパシタ領域の基
板面に溝を形成し、その側壁面を利用してＭＯＳキャパ
シタ面積を稼ぐ方法（溝堀セル方式）が提案されている
。この場合、一つのキャパシタ領域内に二個あるいはそ
れ以上の溝を設けることも考えられている。これは、溝
側壁の面積をより大きくするため、またはセンス感度を
向上させるため（特開昭５９−１６１８６０号公報）、
あるいは隣接するメモリセル間のリークを低減するため
（Ｉ Ｅ ＤＭ １９８４ ９．２ ｐｐ２３２〜２
３５）等の目的に適うためである。
しかしながら、一つのメモリセルのキャパシタ領域に複
数個の溝を形成すると、素子の微細化が進んだ場合法の
ような問題が生じる。ＭＯＳキャパシタの容量は、キャ
パシタ絶縁膜による容量Ｃｏｘと、基板表面の反転層と
その内部基板領域との間の接合容量ＣＪの和として表わ
される。ところが一つのキャパシタ領域内に複数個の溝
を形成した場合、多溝の間隔が狭いものとなると、対向
する溝側壁から伸びる空乏層が互いに接してしまい、こ
の結果接合容量ＣＪが大幅に減少する。
数個の溝を形成すると、素子の微細化が進んだ場合法の
ような問題が生じる。ＭＯＳキャパシタの容量は、キャ
パシタ絶縁膜による容量Ｃｏｘと、基板表面の反転層と
その内部基板領域との間の接合容量ＣＪの和として表わ
される。ところが一つのキャパシタ領域内に複数個の溝
を形成した場合、多溝の間隔が狭いものとなると、対向
する溝側壁から伸びる空乏層が互いに接してしまい、こ
の結果接合容量ＣＪが大幅に減少する。
これにより、所望のキャパシタ容量を得ることができな
くなる。特にダミーセルのキャづシタ領域に一個の溝を
形成し、メモリセルのキャパシタ領域にこれと同一形状
の二個の溝を形成して、ダミーセルの容量をメモリセル
のそれの１／２にする方式の場合問題である。この場合
、上記接合容量Ｃａの減少によりメモリセル側の容量が
所望の値にならないだけでなく、メモリセルの容量とダ
ミーセルの容量の比を２：１に保てなくなり、センス感
度の低下をもたらすからである。
くなる。特にダミーセルのキャづシタ領域に一個の溝を
形成し、メモリセルのキャパシタ領域にこれと同一形状
の二個の溝を形成して、ダミーセルの容量をメモリセル
のそれの１／２にする方式の場合問題である。この場合
、上記接合容量Ｃａの減少によりメモリセル側の容量が
所望の値にならないだけでなく、メモリセルの容量とダ
ミーセルの容量の比を２：１に保てなくなり、センス感
度の低下をもたらすからである。
本発明は上記した問題を解決した、溝堀りキャパシタ方
式の半導体記憶装置を提供することを目的とする。
式の半導体記憶装置を提供することを目的とする。
（発明の概要）
本発明はメモリセルのキャパシタ領域に複数の溝を形成
する構造のｄＲＡＭにおいて、メモリセルのキャパシタ
領域内の多溝の側壁部から溝に挟まれた基板領域内に伸
びる空乏層が互いに接しないようにその基板領域の不純
物濃度を設定したことを特徴とする。
する構造のｄＲＡＭにおいて、メモリセルのキャパシタ
領域内の多溝の側壁部から溝に挟まれた基板領域内に伸
びる空乏層が互いに接しないようにその基板領域の不純
物濃度を設定したことを特徴とする。
本発明によれば、メモリセルの狭いキャパシタ領域に複
数の溝を設けた場合のキャパシタ容量の減少を防止して
、溝掘りキャパシタの効果を十分に発揮させることがで
きる。特にメモリセル領域に二個の溝を形成し、ダミー
セル領域に一個の溝を形成して、ダミーセルの容量とメ
モリセルのそれの比を１／２に設定する方式のｄＲＡＭ
に本発明を適用した場合、その容量比を確保して高いセ
ンス感度を得ることができる。
数の溝を設けた場合のキャパシタ容量の減少を防止して
、溝掘りキャパシタの効果を十分に発揮させることがで
きる。特にメモリセル領域に二個の溝を形成し、ダミー
セル領域に一個の溝を形成して、ダミーセルの容量とメ
モリセルのそれの比を１／２に設定する方式のｄＲＡＭ
に本発明を適用した場合、その容量比を確保して高いセ
ンス感度を得ることができる。
（発明の実施例）
以下本発明の実施例を図面を参照して説明する。
第１図は一実施例のｄＲＡＭにおける一つのメモリセル
Ｍｅ部分及び一つのダミーセルＤａ部分の平面図である
。メモリセルＭｅは一個のＭＯＳキャパシタＣ−と−個
のＭＯＳトランジスタＱｌとからなり、ダミーセルＤｃ
は一個のＭＯＳキャパシタＣｄと一個のＭＯＳトランジ
スタＱｄと゛からなる。メモリセルＭｃのキャパシタＣ
膳領域には二つの溝３ａ、３ｂが形成され、ダミーセル
ＤｃのキャパシタＣｄ領域には一つの溝３．ｃが形成さ
れている。
Ｍｅ部分及び一つのダミーセルＤａ部分の平面図である
。メモリセルＭｅは一個のＭＯＳキャパシタＣ−と−個
のＭＯＳトランジスタＱｌとからなり、ダミーセルＤｃ
は一個のＭＯＳキャパシタＣｄと一個のＭＯＳトランジ
スタＱｄと゛からなる。メモリセルＭｃのキャパシタＣ
膳領域には二つの溝３ａ、３ｂが形成され、ダミーセル
ＤｃのキャパシタＣｄ領域には一つの溝３．ｃが形成さ
れている。
第２図及び第３図は、第１図のメモリセルＭｅ部分のそ
れぞれＡ−Ａ”及びＢ−Ｂ ′断面を示している。これ
らの−において、１はｐ−型Ｓｉ基板、２はフィールド
絶縁膜であり、フィールド絶縁膜２で囲まれた素子領域
の内キャパシタＣｄ領域にはその基板領域の不純物濃度
を高くするためにｐ型層４が形成されている。このよう
なキャパシタ領域に二つの溝３ａ、３ｂが形成され、こ
れらの溝側壁部を含むキャパシタ領域に反転層としてｎ
型層５が形成され、その表面にキャパシタ絶縁膜６を介
してキャパシタ電極７が形成されている。ＭＯＳキャパ
シタＣＩ領域に隣接する領域にはゲート絶縁膜８を介し
てゲート電極９が形成され、ソース、ドレインとなるｎ
＋型層１０．１１が形成されている。キャパシタ電極７
は通常全メモリセルに共通に配設されていわゆるセルプ
レートとなる。ＭＯＳトランジスタＱｌのゲート電極９
は一方向に連続的に配設されてワード線となる。
れぞれＡ−Ａ”及びＢ−Ｂ ′断面を示している。これ
らの−において、１はｐ−型Ｓｉ基板、２はフィールド
絶縁膜であり、フィールド絶縁膜２で囲まれた素子領域
の内キャパシタＣｄ領域にはその基板領域の不純物濃度
を高くするためにｐ型層４が形成されている。このよう
なキャパシタ領域に二つの溝３ａ、３ｂが形成され、こ
れらの溝側壁部を含むキャパシタ領域に反転層としてｎ
型層５が形成され、その表面にキャパシタ絶縁膜６を介
してキャパシタ電極７が形成されている。ＭＯＳキャパ
シタＣＩ領域に隣接する領域にはゲート絶縁膜８を介し
てゲート電極９が形成され、ソース、ドレインとなるｎ
＋型層１０．１１が形成されている。キャパシタ電極７
は通常全メモリセルに共通に配設されていわゆるセルプ
レートとなる。ＭＯＳトランジスタＱｌのゲート電極９
は一方向に連続的に配設されてワード線となる。
素子形成された基板表面はＣＶＤＩＩ！化膜１２によ−
り覆われ、これにコンタクト孔が形成されて、ＭＯＳト
ランジスタＱ層のドレインにつながるビット線としての
へ２配線１３が配設されている。
り覆われ、これにコンタクト孔が形成されて、ＭＯＳト
ランジスタＱ層のドレインにつながるビット線としての
へ２配線１３が配設されている。
この様な構造を得るための製造工程例を第４図（ａ）〜
（ｄ）を用いて説明する。第４図（ａ）〜（ｄ）は第２
図の断面図に対応する工程断面図である。まずｐ−型Ｓ
ｉ基板１に周知の方法でフィールド絶縁膜２を形成した
後、ＳｉＯ２膜１４主１４溝形成用の耐エツチングマス
クを形成して反応性イオンエツチング（ＲＩＥ）法によ
り二つの溝３ａ、３ｂを形成する（ａ＞。この後熱酸化
によりＳｉＯ２膜１４主１４い５ｉＯｚ躾を溝側壁に形
成し、この薄いＳ ｉ ０２膜を介してボロン（Ｂ）を
熱拡散してＭＯＳキャパシタの基板領域にｎ型層４を形
成する。続いて同じ薄いＳ ｉ ０２躾を介してリン（
Ｐ）またはヒ素（ＡＳ）を熱拡散してＭＯＳキャパシタ
形成領域の基板表面部に反転層であるｎ型層５を形成す
る。そしてこの債上記の薄い５ｉＯｚ膜を一旦除去し、
改めて熱酸化によりキャパシタ絶縁膜６を形成し、第、
１層多結晶シリコン躾を堆積、バターニングしてキャパ
シタ電極７を形成する（ｂ）、この後、ＭＯＳトランジ
スタ領域に熱酸化によりゲート絶縁膜８を形成し、第２
層多結晶シリコン躾の堆積、パターニングによりゲート
電極９を形成し、ＰまたはＡＳのイオン注入によりｎ“
型層１０及び１１を形成する（Ｃ）。最後に全面をＣｖ
Ｄ酸化躾１２で覆い、これにコンタクト孔を関けてへ℃
配線１３を配設して完成する（（ｊ）。
（ｄ）を用いて説明する。第４図（ａ）〜（ｄ）は第２
図の断面図に対応する工程断面図である。まずｐ−型Ｓ
ｉ基板１に周知の方法でフィールド絶縁膜２を形成した
後、ＳｉＯ２膜１４主１４溝形成用の耐エツチングマス
クを形成して反応性イオンエツチング（ＲＩＥ）法によ
り二つの溝３ａ、３ｂを形成する（ａ＞。この後熱酸化
によりＳｉＯ２膜１４主１４い５ｉＯｚ躾を溝側壁に形
成し、この薄いＳ ｉ ０２膜を介してボロン（Ｂ）を
熱拡散してＭＯＳキャパシタの基板領域にｎ型層４を形
成する。続いて同じ薄いＳ ｉ ０２躾を介してリン（
Ｐ）またはヒ素（ＡＳ）を熱拡散してＭＯＳキャパシタ
形成領域の基板表面部に反転層であるｎ型層５を形成す
る。そしてこの債上記の薄い５ｉＯｚ膜を一旦除去し、
改めて熱酸化によりキャパシタ絶縁膜６を形成し、第、
１層多結晶シリコン躾を堆積、バターニングしてキャパ
シタ電極７を形成する（ｂ）、この後、ＭＯＳトランジ
スタ領域に熱酸化によりゲート絶縁膜８を形成し、第２
層多結晶シリコン躾の堆積、パターニングによりゲート
電極９を形成し、ＰまたはＡＳのイオン注入によりｎ“
型層１０及び１１を形成する（Ｃ）。最後に全面をＣｖ
Ｄ酸化躾１２で覆い、これにコンタクト孔を関けてへ℃
配線１３を配設して完成する（（ｊ）。
この実施例のｄＲＡＭ構造が従来のものと異なる点は、
メモリセルＭｅのＭＯＳキャパシタＣＩの基板領域の不
純物濃度をｎ型層４を設けて高くして、第３図に破線で
示すように二つの満３ａ。
メモリセルＭｅのＭＯＳキャパシタＣＩの基板領域の不
純物濃度をｎ型層４を設けて高くして、第３図に破線で
示すように二つの満３ａ。
３ｂの側壁部から伸びる空乏層先端１６が互いに接しな
い状態としていることである。例えば二つの溝３ａ、３
ｂｌの距離を１μｍとした時、書込み状態でこれらの溝
３ａ、３ｂの各側壁部からの空乏層の伸びを０．５μｍ
未満に押える。この様な条件を満たすｎ型層４の不純物
濃度の値は容量に求まる。いま、ｎ型層５への書込み電
位を５Ｖ。
い状態としていることである。例えば二つの溝３ａ、３
ｂｌの距離を１μｍとした時、書込み状態でこれらの溝
３ａ、３ｂの各側壁部からの空乏層の伸びを０．５μｍ
未満に押える。この様な条件を満たすｎ型層４の不純物
濃度の値は容量に求まる。いま、ｎ型層５への書込み電
位を５Ｖ。
基板電位を一３■とすると、ｎ型層５とｎ型層４間の逆
バイアス電圧ＶＲは８■であるから、多溝３ａ、３ｂの
Ｉ１１部ｎ型層５から伸びる空乏層幅を０．５μｍ未満
にするためには、第５図（グローブ著「フィジックス・
アンド・テクノロジー・。
バイアス電圧ＶＲは８■であるから、多溝３ａ、３ｂの
Ｉ１１部ｎ型層５から伸びる空乏層幅を０．５μｍ未満
にするためには、第５図（グローブ著「フィジックス・
アンド・テクノロジー・。
オブ・セミコンダクタ・デバイセス」より引用）から、
ｎ型層４の不純物濃度Ｇｏを５Ｘ１０１”７１３以上に
設定すればよい。
ｎ型層４の不純物濃度Ｇｏを５Ｘ１０１”７１３以上に
設定すればよい。
この実施例によれば、狭いＭＯＳキャパシタ領域に二つ
の溝を形成した溝掘りセル方式でのＭＯＳキャパシタの
容量低下を防止することができる。
の溝を形成した溝掘りセル方式でのＭＯＳキャパシタの
容量低下を防止することができる。
またメモリセルのＭＯＳキャパシタ領域には二つの溝を
設け、ダミーセルのＭＯＳキャパシタ領域には一つの溝
を形成してこれらの容量比を２：１に設定する方式にお
いて、その容量比を確保して十分なセンス感度を得るこ
とができる。
設け、ダミーセルのＭＯＳキャパシタ領域には一つの溝
を形成してこれらの容量比を２：１に設定する方式にお
いて、その容量比を確保して十分なセンス感度を得るこ
とができる。
第６図及び第７図は本発明の他の実施例の構造を、上記
実施例の第２図及び第３図にそれぞれ対応させて示した
ものである。先の実施例では、ＭＯＳキャパシタの基板
領域の不純物濃度を高くするためのｎ型層４を溝３ａ、
３ｂの形成後に拡散により形成したが、この実施例では
基板１の素子領域に予めｐウェル４′を形成している。
実施例の第２図及び第３図にそれぞれ対応させて示した
ものである。先の実施例では、ＭＯＳキャパシタの基板
領域の不純物濃度を高くするためのｎ型層４を溝３ａ、
３ｂの形成後に拡散により形成したが、この実施例では
基板１の素子領域に予めｐウェル４′を形成している。
これに伴いＭＯＳトランジスタの基板領域には、ｎ型不
純物のカウンタドーピングによりｐ−型層１５を形成し
ている。
純物のカウンタドーピングによりｐ−型層１５を形成し
ている。
第８図（ａ）〜（ｅ）はこの実施例のｄＲＡＭ構造を得
るための製造工程断面図である。この工程断面図も先の
実施例の第５図（ａ）〜（ｄ）に対応させて示している
。即ち第８図（ａ）に示すようにまず、基板１の素子形
成領域にｐウェル４′を形成し、その中のＭＯＳ トラ
ンジスタ形成領域にカウンタドーピングによりｐ″型層
１５を形成する。この後の（ｂ）〜（ｅ）の工程は、ｐ
型不純物拡散工程がない他先の実施例の第４図（ａ）〜
（ｄ）と同じである。
るための製造工程断面図である。この工程断面図も先の
実施例の第５図（ａ）〜（ｄ）に対応させて示している
。即ち第８図（ａ）に示すようにまず、基板１の素子形
成領域にｐウェル４′を形成し、その中のＭＯＳ トラ
ンジスタ形成領域にカウンタドーピングによりｐ″型層
１５を形成する。この後の（ｂ）〜（ｅ）の工程は、ｐ
型不純物拡散工程がない他先の実施例の第４図（ａ）〜
（ｄ）と同じである。
この実施例によっても先の実施例と同様の効果が得られ
ることは明らかである。
ることは明らかである。
本発明は以上の実施例に限られるものではなく、更に種
々変形して実施することができる。例えば実施例ではメ
モリセルのＭＯＳキャパシタ領域に二個の溝を形成した
が、三個以上の溝を形成する場合にも本発明は有効であ
る。また本発明は、メモリセル領域の溝を二個とし、ダ
ミーセル領域の溝を一個として容量比を定める方式のｄ
ＲＡＭに。
々変形して実施することができる。例えば実施例ではメ
モリセルのＭＯＳキャパシタ領域に二個の溝を形成した
が、三個以上の溝を形成する場合にも本発明は有効であ
る。また本発明は、メモリセル領域の溝を二個とし、ダ
ミーセル領域の溝を一個として容量比を定める方式のｄ
ＲＡＭに。
限らず、メモリセルのキャパシタ領域に複数の溝を設け
るあらゆるｄＲＡＭに適用して有効である。
るあらゆるｄＲＡＭに適用して有効である。
第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
平面図、第２図及び第３図は第１図のＡ−Ａ＝、Ｂ−８
−断面図、第４図（ａ） 〜（ｄ）は第２図に対応する
製造工程断面図、第５図はＳｉにおける逆バイアス電圧
と空乏層の伸びの関係を示す図、第６図及び第７図は他
の実施例の（ｉＲＡＭの構造を第２図及び第３図に対応
させて示す断面図、第８図（ａ）〜（ｅ）はその製造工
程断面図である。 Ｍｃ・・・メモリセル、Ｄａ・・・ダミーセル、ＣＩ。 Ｃｄ・・・ＭＯＳキャパシタ、Ｑｍ 、Ｑｄ・・・ＭＯ
Ｓトランジスタ、１・・・ｐ′″型８１基板、２・・・
マイールド絶縁躾、３ａ、３ｂ、３ｃ・・・溝、４・・
・ｐ型層、５・・・ｎ型層、６：・・キャパシタ絶縁膜
、７・・・キャパシタ電極、８・・・ゲート絶縁層、９
・・・ゲート電極、１０．１１・ｎ”型層、１２・・・
ＣｖＤ酸化躾、１３・・・Ａ２配線、１４・・・ＳｉＯ
２躾、１５・・・ｐ−型層、１６・・・空乏層先端。 出願人代理人 弁理士 鈴江武彦 第１図 ’ｔ：４２ｇ １１３ 図 ｉｔｓイ７スｉＦｘ ＶＲ（Ｖ） 第５ 図 第６ 図 第７５１１
平面図、第２図及び第３図は第１図のＡ−Ａ＝、Ｂ−８
−断面図、第４図（ａ） 〜（ｄ）は第２図に対応する
製造工程断面図、第５図はＳｉにおける逆バイアス電圧
と空乏層の伸びの関係を示す図、第６図及び第７図は他
の実施例の（ｉＲＡＭの構造を第２図及び第３図に対応
させて示す断面図、第８図（ａ）〜（ｅ）はその製造工
程断面図である。 Ｍｃ・・・メモリセル、Ｄａ・・・ダミーセル、ＣＩ。 Ｃｄ・・・ＭＯＳキャパシタ、Ｑｍ 、Ｑｄ・・・ＭＯ
Ｓトランジスタ、１・・・ｐ′″型８１基板、２・・・
マイールド絶縁躾、３ａ、３ｂ、３ｃ・・・溝、４・・
・ｐ型層、５・・・ｎ型層、６：・・キャパシタ絶縁膜
、７・・・キャパシタ電極、８・・・ゲート絶縁層、９
・・・ゲート電極、１０．１１・ｎ”型層、１２・・・
ＣｖＤ酸化躾、１３・・・Ａ２配線、１４・・・ＳｉＯ
２躾、１５・・・ｐ−型層、１６・・・空乏層先端。 出願人代理人 弁理士 鈴江武彦 第１図 ’ｔ：４２ｇ １１３ 図 ｉｔｓイ７スｉＦｘ ＶＲ（Ｖ） 第５ 図 第６ 図 第７５１１
Claims (2)
- （１）半導体基板に一個のキャパシタと一個のＭＯＳト
ランジスタからなるメモリセル及びダミーセルが集積形
成され、メモリセルのキャパシタは、基板のキャパシタ
領域に複数個の溝を有し、これらの溝を含むキャパシタ
領域に絶縁膜を介してキャパシタ電極を配設して構成さ
れた半導体記憶装置において、前記メモリセルのキヤパ
シタ領域内の各溝の側壁部から溝に挟まれた基板領域内
に伸びる空乏層が互いに接しないようにその基板領域の
不純物濃度を設定したことを特徴とする半導体記憶装置
。 - （２）メモリセルのキャパシタ領域内に二個の溝を有し
、ダミーセルのキャパシタ領域内に一個の溝を有する特
許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132415A JPS61289657A (ja) | 1985-06-18 | 1985-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132415A JPS61289657A (ja) | 1985-06-18 | 1985-06-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289657A true JPS61289657A (ja) | 1986-12-19 |
Family
ID=15080844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132415A Pending JPS61289657A (ja) | 1985-06-18 | 1985-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289657A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959709A (en) * | 1987-12-02 | 1990-09-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with capacitor on opposite surface of substrate |
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| US5364812A (en) * | 1989-05-14 | 1994-11-15 | Texas Instruments Inc. | High density dynamic RAM cell |
-
1985
- 1985-06-18 JP JP60132415A patent/JPS61289657A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959709A (en) * | 1987-12-02 | 1990-09-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with capacitor on opposite surface of substrate |
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| US5364812A (en) * | 1989-05-14 | 1994-11-15 | Texas Instruments Inc. | High density dynamic RAM cell |
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