JPH0793371B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0793371B2
JPH0793371B2 JP60210913A JP21091385A JPH0793371B2 JP H0793371 B2 JPH0793371 B2 JP H0793371B2 JP 60210913 A JP60210913 A JP 60210913A JP 21091385 A JP21091385 A JP 21091385A JP H0793371 B2 JPH0793371 B2 JP H0793371B2
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ケイ・チヤツタージー パラブ
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テキサス インスツルメンツ インコ−ポレイテツド
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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Description

【発明の詳細な説明】 〔技術の背景〕 本発明は半導体装置に関するものであり、更に詳細に
は、ダイナミツクランダムアクセスメモリに関するもの
である。
大型のモノリジツクなダイナミツクランダムアクセスメ
モリ（dRAM）の発達と共に、いくつかの問題が生じてき
た。それらの問題点のうち最も重要なものの１つに、１
個のチツプ上へより多くのセルを実装するために、ソフ
トエラーの発生率を増すことなしに、いかにしてdRAMの
セル寸法を縮小するかということがある。大型のdRAMは
シリコンを基板にしており、代表的には各セルが、ソー
スを蓄積コンデンサへつながれ、ドレインをビツト線
へ、ゲートをワード線へつながれた１個のMOS電界効果
型トランジスタを含んでいる。このセルは論理「１」を
表わすためにコンデンサ上に電荷を蓄積し、また論理
「０」を表わすためには電荷を蓄積しないように、動作
する。従来このセルコンデンサは、その上の電極からは
薄い酸化物層によつて、また基板からは空乏層によつ
て、それぞれ分離された反転層を用いて形成されてきて
いる。しかしながら、安定な回路動作を行わせるため
に、このコンデンサ容量は、十分大きい信号対雑音比を
得るよう十分大きくしなければならず、このため広い基
板領域がコンデンサのために使用されることになる。更
に、そのようなMOSコンデンサは、アルフア粒子（5MeV
の１個のアルフア粒子は妨害電子を200フエムトクーロ
ン（fC）以上発生することができる）によつて基板中に
生成する電荷、基板から注入される雑音、コンデンサの
全面にわたるpn接合のリーク、セルトランジスタのサブ
スレシヨルドリークのいずれに対しても弱い。１個のdR
AMにたくわえられる電荷量は代表的に250fCである。電
源電圧を３ボルトとすると、この電荷量のためには50fF
（フエムトフアラツド）のコンデンサ容量が必要であ
り、蓄積酸化物の厚さを150Åとすると約20平方ミクロ
ンのコンデンサ面積を必要とすることになる。もし従来
の２次元的技術を用いるとすると、このことによつてセ
ル寸法の下限値が定められることになる。
これらの問題を解決するための１つの方法は、1983年IE
EE Elec.Dev.Lettの第８頁に掲載された、ジヨリ（Joll
y）他による論文「再結晶化多結晶シリコン中に形成し
たダイナミツクRAMセル（A Dynamic RAM Cell in Recry
stallized Polysilicon）」に述べられており、そこで
は、アクセストランジスタと電荷蓄積コンデンサを含む
セルのすべての要素を、シリコン基板上へ酸化物層を介
して堆積させた多結晶シリコンをビーム再結晶化させた
層中に形成している。ビツト線は再結晶化多結晶シリコ
ン層中に含まれており、トランジスタがターンオンする
ことによつて電荷が蓄積領域中へ流れる。蓄積領域は、
上、下及び３側面を熱酸化物でとりかこまれた高濃度ド
ープの再結晶化多結晶シリコンでできている。上、下の
電極が再結晶化多結晶シリコン中の蓄積領域から薄い酸
化物によつて分離されているため、同じ蓄積面積であれ
ば、このコンデンサの蓄積能力は従来のコンデンサの約
２倍である。更に、下側の酸化物が蓄積領域を、ソフト
エラーを発生する周辺回路から基板中へ注入される任意
の電荷や、アルフア粒子やその他の放射線によつて注入
される電荷から分離している。更に、ビツト線の下の厚
い酸化物及び側面を完全におおう酸化物分離によつてビ
ツト線の容量を減らしている。しかし、従来の設計の２
倍の容量が得られるくらいでは、セルコンデンサによつ
て占められる面積を十分小さくすることができたとは言
えない。
dRAMセル寸法を縮小するための第２の方法は、基板中に
延びる板を有するコンデンサを用いるものである。この
コンデンサはコルゲート（波状）コンデンサと呼ばれ、
IEEEのIEDMダイジエスト集（1982年）第806頁に掲載さ
れているH.スナミ（Sunami）他による「メガビツトダイ
ナミツクMOSメモリ用のコルゲートコンデンサセル（CC
C）（A Corrugated Capacifor Cell（CCC）for Megabit
Dynamic MOS Memories）」;1983年IEEE Elec.Dev.Lett
第80頁に掲載されたH.スナミ（Sunami）他による論文
「メガビツトダイナミツクMOSメモリ用のコルゲートコ
ンデンサセル（CCC）（A Corrugated Capacifor Cell
（CCC）for Megabit Dynamic MOS Memories）」;1984年
IEEEのISSCCダイジエスト集第282頁に掲載されているK.
イトウ（Itoh）他による「同一チツプ電圧リミツタを備
えた試作1Mb DRAM（An Experimental 1 Mb DRAM with O
n−Chip Voltage Limiter）」に延べられている。コル
ゲート形コンデンサはシリコン基板中へ約2.5ミクロン
延びている。作製工程は次の通りである。CVD二酸化シ
リコン膜をマスクにしたCCl4ガスによる通常の反応性ス
パツタエツチングによつてトレンチ（溝）を形成する。
このドライエツチングによる損傷と汚染をすべて湿式エ
ツチングによつて除去する。溝の形成の後に、二酸化シ
リコン／窒化シリコン／二酸化シリコンの三重になつた
蓄積層を溝壁上へ形成する。最後にLPCVD多結晶シリコ
ンで溝を埋める。コルゲート形コンデンサを用いれば従
来のセルの容量の３倍以上が確実に得られ、長さ３ミク
ロン幅７ミクロンのセルで60fFの蓄積容量が得られる。
セルコンデンサによつて占められる面積を縮小するため
の第３の方法は前節で述べた方法と似ており、コンデン
サを溝の中に形成するものである。例えば1983年IEEEの
IEDMダイジエスト集第19頁に掲載されたE.アライ（Ara
i）による「サブミクロンMOS VLSIプロセス技術（Submi
cron MOS VLSI Process Technologies）」;1983年IEEE
IEDMダイジエスト集第319頁に掲載されたK.ミネギシ
（K.Minegishi）他による「ドープされた面の溝コンデ
ンサセルを用いたサブミクロンCMOSメガビツトダイナミ
ツクRAM技術（A Submicron CMOS Megabit Dynamic RAM
Technology using Doped Face Trench Capacitor Cel
l）」;1983年IEEE Elec.Dev.Lett.第411頁に掲載されて
いるT.モリエ（Morie）他による論文「メガビツトレベ
ルのMOS dRAM用の空乏化溝コンデンサ技術（Depletion
Trench Capacitor Technology for Megabit Level MOS
dRAM）」；これらの論文はコンデンサを除いては、従来
の設計によるセルについて述べている。そのコンデンサ
については、従来の基板面に平行な電極板から、基板中
の溝の壁面上の電極板へと変化している。そのような溝
コンデンサでは、単に深い溝を用いることによつて、基
板の単位面積当りの容量を大きくとることができる。こ
れらの論文中で述べられたコンデンサは次のようにして
作製されている。比抵抗４−５ΩcmのＰ型（100）面シ
リコン基板からスタートし、幅0.4−1.0ミクロンの溝パ
ターンが電子ビーム直接描画によつて形成される。次に
約14mTorrの圧力下においてCBrF3による反応性イオンエ
ツチングで深さ１−３ミクロンの溝が掘り込まれる。硝
酸、酢酸、弗酸の混合液中でエツチすることによつて、
溝の表面から反応性イオンエツチング（RIE）によつて
生じた損傷を除去する。PH3/SiH4/O2ガスシステムを用
いたCVDによつてPSGの堆積が行われ、溝表面層中へリン
の拡散が行われる。次に弗酸によるエツチングでPSGを
除去する。溝壁上へ、乾燥酸素中で150−500ÅのSiO2膜
を成長させるかまたは500ÅのSi3N4をCVD堆積させる。
最後にLPCVD多結晶シリコンで溝を埋める。溝側面の単
位面積当りの容量は従来のコンデンサの単位面積当りの
容量と同程度であり、従つて、深い溝のコンデンサで
は、単位基板面積当りの蓄積コンデンサ面積を増大させ
ることによつてセル基板面積を縮小させることができ
る。
分離のために溝を用いることもまたよく知られており、
広く研究されている。例えば、1982年IEEEのIEDMダイジ
エスト集第237頁に掲載のR.ラング（Rung）他による
「深い溝で分離したCMOS装置（Deep Trench Isolated C
MOS Devices）」;1983年IEEE Elec.Dev.Lett.第303頁に
掲載されたK.チヤム（Cham）他による「溝CMOS技術にお
ける溝反転問題の研究（A Study of the Trench Invers
ion Problem in the Trench CMOS Technology）」;1982
年IEEEのIEDMダイジエスト第62頁に掲載のA.ハヤサカ
（Hayasaka）他による「高速バイポーラVLSI用のＵ字溝
分離技術（Ｕ−Groove Isolation Technique for High
Speed Bipolar VLSI′ｓ）」;1982第IEEEのIEDMダイジ
エスト集第58頁に掲載されたH.ゴトウ（Goto）他による
「高性能バイポーラメモリ用の分離技術IOP−II（An Is
olation Technology for High Performance Bipolar Me
mories−−IOP−II）」;1983年IEEE IEDMダイジエスト
集第522頁に掲載のT.ヤマグチ（Yamaguchi）他による
「自己整合TiSi2と深い溝分離技術を用いた高速ラツチ
アツプなし0.5ミクロンチヤネル長CMOS（Hish−Speed L
atchup−Free0.5μm Channel CMOS Using Self−Aligne
d TiSi2 and Deep−Trench Isolation Technologie
s）」;1983年IEEE IEDMダイジエスト集第151頁に掲載の
S.コウヤマ（Kohyama）他による「CMOS技術の動向（Dir
ections in CMOS Technology）」;1983年IEEE IEDMダイ
ジエスト集第23頁に掲載のK.チヤム（Cham）他による
「溝分離CMOS技術用の溝表面反転問題の評価とモデル化
（Characterization and Modeling of the Trench Surf
ace Inversion Problem for the Trench Isolated CMOS
Technology）」などがある。これらの分離用の溝は、
溝とコルゲート形コンデンサに関して述べたと同様の方
法によつて形成される。すなわちパターニングし（代表
的には酸化物のマスクを用いる）、CBrF3、CCl4、Cl2−
H2、CCl4−O2等によるRIEによる堀込み、側壁の熱酸化
（およびLPCVD窒化）、そして多結晶シリコンによる埋
込み、によつて形成される。
しかしながら、溝コンデンサを用いてもdRAMセル寸法を
縮小する問題は完全には解決しない。すなわち、水平配
置の電界効果トランジスタでも垂直配置の溝コンデンサ
でもセルは依然として基板の大きい面積を占めている。
〔発明の要約〕
本発明は１トランジスタ式のdRAMセル構造を与えるもの
であつて、この場合セルトランジスタは、セルコンデン
サを含む基板溝の側面上に形成される。これによつてコ
ンデンサの直上へトランジスタを積み重ねることがで
き、セルの高密度実装の問題を解決するための最小基板
面積セルが得られる。好適実施例において、コンデンサ
の１つの電極板とトランジスタのチヤネルとが、溝に堆
積した多結晶シリコンの１個の層中に形成され、ゲート
酸化物とコンデンサの絶縁物となる酸化物とが同時に形
成されることになる。
〔好適実施例の説明〕
好適実施例のdRAMセルは、第1A図に示されたようにビツ
ト線及びワード線へつながれた１トランジスタ/1コンデ
ンサのセルであつて、次のように動作する。コンデンサ
12はビツト情報を表現するために電荷をたくわえる（例
えば、たくわえられた電荷がない場合を論理「０」にと
り、コンデンサ電極間に５ボルトの電圧が印加されるこ
とに対応する電荷がたくわえられている場合を論理
「１」にとることができる）。このビツト情報は、次の
ようにアクセスできる（読出しまたは新しいビツトの書
込みができる）。ゲート16へつながれているワード線14
へ電圧を供給してトランジスタ18をターンオンする。タ
ーンオンされたトランジスタ18によつてコンデンサ12が
ビツト線20へつながれ、読み書きが行われる。コンデン
サ12上の電荷はリーク電流やその他の因子により減衰す
るため、周期的に電荷を再生（リフレツシユ）してやる
必要がある。このことからダイナミツクRAM（dRAM）と
いう呼び名が生まれている。
第1B図は、好適実施例セル30をビツト線20とワード線14
の交点に配置した、ビツト線とワード線のdRAM配列の一
部分の平面図である。ここでビツト線20の方がワード線
14の上方を通つている。これらセルは線の下方の基板中
へ延びており最大の実装密度メモリを実現している。最
小寸法をｆとし、位置決め精度をＲで表わすと、セル面
積は〔２（ｆ＋Ｒ）〕２となる。例えば、最小寸法を1.
0ミクロンとし、位置決め精度を0.25ミクロンとする
と、セル面積は6.25平方ミクロンとなる。
第２図は、一般的に30で示した、第１の好適実施例dRAM
セルの断面図である。セル30はP+シリコン基板32中に形
成されており、Ｐ型エピタキシヤル層34を含み、フイー
ルド酸化物36、P+チヤネルストツプ領域38、埋め込みn+
ゲート領域40、ワード線酸化物42、P+コンデンサ電極領
域44、コンデンサ絶縁体／ゲート酸化物46、Ｐ型多結晶
シリコンコンデンサ電極板／チヤネル領域48、P+または
シリサイド化多結晶シリコンビツト線20、酸化物50を含
んでいる。第２図は、第1B図中のたて線（２）−（２）
にそつた断面に対応している。領域40は第２図中で紙面
に垂直な方向へ延びてワード線14を形成しており、コン
デンサ12とトランジスタ18を含む基板32/エピタキシヤ
ル層34/埋込み領域40中の溝の正方形断面が第1B図では
つきりわかる。
セル30中で、コンデンサ12は領域44と、領域44に対向す
る領域48の部分とを電極板として形成されている。絶縁
体は層46のうち２枚の電極板にはさまれた部分である。
電荷は領域48中にたくわえられ、基板から酸化物層46に
よつて分離されている。幅１ミクロン長さ１ミクロンの
断面で、６ミクロンの深さをもつ溝に対しては、コンデ
ンサ電極板面積は、もしゲート領域40が約１ミクロンの
深さをとるとすると、約21平方ミクロンとなる。
セル30中で、トランジスタ18はＰチヤネルの空乏モード
の電界効果トランジスタであり、それのソースは層48の
コンデンサ電極板部分中にあり、それのチヤネルは層48
の残りの部分であり、それのドレインはチヤネルに隣接
するビツト線20の部分であり、それのゲートはワード線
14と一体になつた領域40中にある。このトランジスタは
空乏モードで動作するため、通常ゲート電圧は高レベル
にあり、この電圧でゲート領域40とコンデンサ電極板領
域44との間の接合は逆バイアスされる。
セル30の寸法及び材質については、第3A図ないし第3C図
に示した工程順を示す断面図で説明される第１の好適実
施例作成工程についての以下の説明から最も良く理解さ
れるであろう。
1. 比抵抗５−10Ω・cmのＰ型エピタキシヤル層34を備
えたP+型（100）面シリコン基板32に、通常の方法で形
成されたチヤネルストツプ領域38を含むフイールド酸化
物36が含まれている。エピタキシヤル層34上へ応力緩和
のための酸化物層の成長が行われ、その酸化物の上へLP
CVD法で窒化物が堆積される。能動領域のパターニング
が行われ、この能動領域外の窒化物及び酸化物がプラズ
マエツチングで除去される。窒化物をマスクとしてホウ
素のイオン注入によつてチヤネル停止（ストツプ）領域
38が形成される。厚さ1.0ミクロンのフイールド酸化物3
6の成長が行われる。窒化物がワード線14/領域40用にパ
ターニングされ、応力緩和用の酸化物がエツチされ、砒
素の注入によつてワード線14及び領域40を、単位立方セ
ンチメートル当り1018のキヤリア密度を有するn+型にド
ープする。領域40は約2.0ミクロンの幅で0.7ミクロンの
厚さであり、領域40は2.5ミクロンのピツチで配置され
ている。第3A図を参照されたい。
2. 2000Åの酸化物を領域40上に成長させる。この酸化
物を1.0ミクロン平方の溝にパターニングしプラズマエ
ツチングする。次にHCl4の反応性イオンエツチング（RI
E）によつて、酸化物をマスクにして合計深さ3.5ミクロ
ンまで掘込む。溝の掘込みの後、湿式の酸エツチによつ
てRIEの損傷と汚染を除去する。次にホウ素の気相拡散
によつて深さ約1000Åでキヤリア密度１×1017/cm3のP+
領域44を形成する。第3B図を参照されたい。
3. 溝の側面、領域40,44上へ熱酸化によつて150Åの酸
化物を成長させ、トランジスタ18のゲート酸化物及びコ
ンデンサ12の絶縁体を形成する。キヤリア密度１×1016
/cm3でＰ型にドープされた1000Åの多結晶シリコン48を
LPCVDで堆積させ、パターニングしてビツト線20を成形
する。第3C図を参照されたい。領域40に対向する多結晶
シリコン48の部分がトランジスタ18のチヤネルを形成
し、対向領域44の多結晶シリコン部分がコンデンサ12の
電極板を形成する。
4. 側壁プロセスなどによつて溝を酸化物50で埋め、多
結晶シリコン48の水平部分をシリサイド化するかまたは
P+にドープしてビツト線20を形成する。完成したセル30
は第２図に示されている。
セル30は次の特性値を有している。トランジスタ18は多
結晶シリコントランジスタで、チヤネル幅が4.0ミクロ
ン、チヤネル長0.7ミクロン、厚さ1000Åで典型的なリ
ーク電流値は0.5pAである。コンデンサ12は約12平方ミ
クロンの電極面積を有しており、酸化物絶縁体の厚さは
150Åで約22fFの容量をもつ。仮に、蓄積された電圧が
２ボルトまで減衰した時にセル30の再生を行うとする
と、22fFで0.5pAの値から、最大再生周期は90msとな
る。セル30は基板面積を6.25平方ミクロン占有するた
め、64.5mm2（100,000平方ミル）の基板はそのようなセ
ルであればおよそ4Mビツトメモリ分含むことができるで
あろう。
第４図には第２の好適実施例セル60の断面図が示されて
おり、それはセル30とは、トランジスタ18をコンデンサ
12から酸化物層36で分離している点が異なつている。セ
ル30と60とで類似要素には同じ参照番号を与えてある。
セル60では、ワード線14/ゲート領域40は酸化物層36上
にとりつけられたドープされた多結晶シリコン層をパタ
ーニングすることによつて形成される。パターニングの
後、ワード線14/ゲート領域40がシリサイド化され、シ
リサイドの層41が形成されて、ワード線の抵抗を低下さ
せる。セル30の場合と同様、ワード線上に絶縁酸化物42
を堆積させ、溝掘込み用のマスクを形成するためにパタ
ーニングされる。しかし、セル60の場合は領域40によつ
て生成する段差を傾斜酸化物43で被覆して、トレンチか
ら離れたワード線の端部に偽の装置が形成されるのを避
ける必要がある。酸化物42と43は、平坦化スパツタリン
グを行わせるプラズマ増速CVDを用いて一緒に堆積させ
ることができる。これ以外はセル60の作成はセル30のそ
れと同様であり、特性もまたそうである。トランジスタ
18のチヤネル長制御はセル60よりもセル30の方が容易で
ある。これはチヤネル長が多結晶シリコン層の厚さより
もむしろ拡散層の厚さによつて決定されるためである。
好適実施例セルの変更、例えば寸法の変更、溝形成の変
更、ドーピングレベルの変更、材料の変更、等は明らか
であろう。同様に作製のための好適実施例の方法の変
更、例えば拡散からイオン注入、湿式エツチとドライエ
ツチ、RIEのための各種ハロカーボンの種類変更等々も
また明らかである。
【図面の簡単な説明】 第1A図、第1B図は、好適実施例のdRAMセルの等価回路図
と局部的メモリ配列構造を示す。 第２図は、第１の好適実施例のdRAMセルの断面概略図で
ある。 第3A図から第3C図は、第１の好適実施例のセルの作成を
第１の好適実施例の方法によつて行う場合の工程順を示
す。 第４図は、第２の好適実施例のdRAMセルの断面概略図で
ある。 （参照符号） 12……コンデンサ 14……ワード線 16……ゲート 18……トランジスタ 20……ビツト線 30……セル 32……シリコン基板 34……エピタキシヤル層 36……フイールド酸化物 38……チヤネルストツプ領域 40……埋込みゲート領域 42……ワード線酸化物 44……コンデンサ電極領域 46……コンデンサ絶縁体／ゲート酸化物 48……コンデンサ電極板／チヤネル領域 50……酸化物 60……セル

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】溝を備えた基板と、 前記溝の壁上に設けられた絶縁層と、 前記絶縁層上に形成された半導体層であって、該半導体
    層は、電荷を保存するためのノードとして働くソース、
    ドレイン及びチャンネルからなり、前記溝の中に形成さ
    れたトランジスタを備えている半導体層と、 前記絶縁層に隣接して前記基板内に設けられ、前記チャ
    ンネル内の電流を制御するゲートと、を備えていること
    を特徴とする半導体装置。
  2. 【請求項２】溝を備えた結晶シリコン基板と、 前記溝の壁上に設けられた二酸化シリコン層と、 前記二酸化シリコン層上に形成された多結晶シリコン層
    であって、該多結晶シリコン層は、電荷を保存するため
    のノードとして働くソース、ドレイン及びチャンネルか
    らなり、前記溝の中に形成されたトランジスタを備えて
    いる多結晶シリコン層と、 前記二酸化シリコン層に隣接して前記基板内に設けら
    れ、前記チャンネル内の電流を制御するゲートとして働
    くドープ領域と、を備えていることを特徴とする半導体
    装置。
  3. 【請求項３】溝を備えた基板を準備し、 前記溝の壁上に絶縁層を形成し、 前記絶縁層上に、電荷を保存するために働くノードとし
    てのソース、ドレイン及びチャンネルからなり、前記溝
    の中に形成されるトランジスタを備えている半導体層を
    形成し、 前記チャンネル内の電流を制御するゲートを前記絶縁層
    に隣接して前記基板内に形成する、ことを特徴とする半
    導体装置の製造方法。
  4. 【請求項４】溝を備えた結晶シリコン基板を準備し、 前記溝の壁上に二酸化シリコン層を形成し、 前記二酸化シリコン層上に、電荷を保存するためのノー
    ドとして働くソース、ドレイン及びチャンネルからな
    り、前記溝の中に形成されるトランジスタを備えている
    多結晶シリコン層を形成し、 前記チャンネル内の電流を制御するゲートとして働くド
    ープ領域を前記二酸化シリコン層に隣接して前記基板内
    に形成する、ことを特徴とする半導体装置の製造方法。
JP60210913A 1984-09-24 1985-09-24 半導体装置及びその製造方法 Expired - Lifetime JPH0793371B2 (ja)

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US06/654,285 US4683486A (en) 1984-09-24 1984-09-24 dRAM cell and array
US654285 1984-09-24

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JPS61179570A JPS61179570A (ja) 1986-08-12
JPH0793371B2 true JPH0793371B2 (ja) 1995-10-09

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
US4830981A (en) * 1984-07-03 1989-05-16 Texas Instruments Inc. Trench capacitor process for high density dynamic ram
US4658283A (en) * 1984-07-25 1987-04-14 Hitachi, Ltd. Semiconductor integrated circuit device having a carrier trapping trench arrangement
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US5225697A (en) * 1984-09-27 1993-07-06 Texas Instruments, Incorporated dRAM cell and method
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
US4916511A (en) * 1985-05-03 1990-04-10 Texas Instruments Incorporated Trench structure and process
US5010378A (en) * 1985-05-03 1991-04-23 Texas Instruments Incorporated Tapered trench structure and process
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US5164917A (en) * 1985-06-26 1992-11-17 Texas Instruments Incorporated Vertical one-transistor DRAM with enhanced capacitance and process for fabricating
JPS63500484A (ja) * 1985-07-25 1988-02-18 アメリカン テレフオン アンド テレグラフ カムパニ− 溝容量を含む高動作特性ｄｒａｍアレイ
JPS62136069A (ja) * 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
US4810673A (en) * 1986-09-18 1989-03-07 Texas Instruments Incorporated Oxide deposition method
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
US4916524A (en) * 1987-03-16 1990-04-10 Texas Instruments Incorporated Dram cell and method
US5545290A (en) * 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
JP2658107B2 (ja) * 1987-12-29 1997-09-30 日本電気株式会社 半導体記憶装置の製造方法
US5100823A (en) * 1988-02-29 1992-03-31 Motorola, Inc. Method of making buried stacked transistor-capacitor
US4951175A (en) * 1988-05-18 1990-08-21 Kabushiki Kaisha Toshiba Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof
US5103276A (en) * 1988-06-01 1992-04-07 Texas Instruments Incorporated High performance composed pillar dram cell
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US4958206A (en) * 1988-06-28 1990-09-18 Texas Instruments Incorporated Diffused bit line trench capacitor dram cell
US4945069A (en) * 1988-12-16 1990-07-31 Texas Instruments, Incorporated Organic space holder for trench processing
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
US5204281A (en) * 1990-09-04 1993-04-20 Motorola, Inc. Method of making dynamic random access memory cell having a trench capacitor
US5198995A (en) * 1990-10-30 1993-03-30 International Business Machines Corporation Trench-capacitor-one-transistor storage cell and array for dynamic random access memories
US5760452A (en) * 1991-08-22 1998-06-02 Nec Corporation Semiconductor memory and method of fabricating the same
US5471087A (en) * 1991-10-02 1995-11-28 Buerger, Jr.; Walter R. Semi-monolithic memory with high-density cell configurations
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
US5784311A (en) * 1997-06-13 1998-07-21 International Business Machines Corporation Two-device memory cell on SOI for merged logic and memory applications
US6261908B1 (en) 1998-07-27 2001-07-17 Advanced Micro Devices, Inc. Buried local interconnect
US6140674A (en) * 1998-07-27 2000-10-31 Advanced Micro Devices, Inc. Buried trench capacitor
EP1158583A1 (en) 2000-05-23 2001-11-28 STMicroelectronics S.r.l. Low on-resistance LDMOS
SG112804A1 (en) * 2001-05-10 2005-07-28 Inst Of Microelectronics Sloped trench etching process
US6888214B2 (en) 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
US7230312B2 (en) * 2003-12-31 2007-06-12 Micron Technology, Inc. Transistor having vertical junction edge and method of manufacturing the same
US8587045B2 (en) * 2010-08-13 2013-11-19 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same
FR3125352A1 (fr) * 2021-07-13 2023-01-20 Stmicroelectronics (Rousset) Sas Cellule mémoire programmable une seule fois

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52141590A (en) * 1976-05-21 1977-11-25 Hitachi Ltd Semiconductor memory cell
JPS6037619B2 (ja) * 1976-11-17 1985-08-27 株式会社東芝 半導体メモリ装置
US4462040A (en) * 1979-05-07 1984-07-24 International Business Machines Corporation Single electrode U-MOSFET random access memory
JPS5626467A (en) * 1979-08-10 1981-03-14 Toshiba Corp Semiconductor device and the manufacturing process
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
IT1133107B (it) * 1980-09-18 1986-07-09 Honeywell Inf Systems Circuito di pilotaggio di un motore passo-a-passo
JPS5919366A (ja) * 1982-07-23 1984-01-31 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
US4683486A (en) 1987-07-28
JPS61179570A (ja) 1986-08-12

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