JPS6037619B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS6037619B2
JPS6037619B2 JP51138180A JP13818076A JPS6037619B2 JP S6037619 B2 JPS6037619 B2 JP S6037619B2 JP 51138180 A JP51138180 A JP 51138180A JP 13818076 A JP13818076 A JP 13818076A JP S6037619 B2 JPS6037619 B2 JP S6037619B2
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Description

【発明の詳細な説明】 この発明は半導体メモリ装置に係り、特にダイナミック
ＲＡＭ用のメモリセルの構造に関する。
ＭＯＳ集積回路メモ川ま高集積化、高性能化、低消費電
力化の一途をたどっている。特に、１個のＭＯＳトラン
ジスタと１個のＭＯＳキャパシタとにより１メモリセル
を構成するダイナミックＲＡＭが非常に優れたものとし
て注目されている。従来のこの種ダイナミックＲＡＭに
おけるメモリセルは断面構造が堂１図のように表わされ
、その等価回路は第２図のように表わされている。即ち
、Ｐ型Ｓｉ基板１にドレイン領域を兼ねてデイジット線
となるｎ＋層２が形成され、また基板１上にゲート絶縁
膜３を介して例えば多結晶シリコンからなるゲート電極
４が配設されてＭＯＳトランジスタＱが構成される。ま
た、ＭＯＳトランジスタＱのソース領域に当る部分に多
結晶シリコン電極５一絶縁膜６一半導体基板１からなる
ＭＯＳキャパシタＣが構成される。７はゲート電極４と
接続される例えばアルミニウム配線であってメモリの語
線となる。
この種のダイナミックＲＡＭのより一層の高集積化を図
るためには、第１図、第２図に示したメモリセルの面積
をできるだけ減少させることが必要である。
そのためには、基本的には、ＭＯＳトランジスタの短チ
ャネル化、狭チャネル化を図り、またＭＯＳキャパシタ
Ｃの面積を有効な容量値を減少させることなく小さくし
なければならない。しかし、よく知られているように、
ＭＯＳトランジスタの小型化はいわゆる短チャネル効果
、狭チャネル効果などの問題を生ずる。
特にゲート闇値電圧をもたらす短チャネル効果が現われ
ると、望ましくない導通が生じたり、セル内に蓄積され
た電荷の漏失が大きくなる他、ソース・ドレィン間でパ
ンチスチールをおこし易くなる等、メモリの信頼性を損
う。また、ＭＯＳキヤパシタの占める面積を小さくする
ために絶縁膜を余り薄くすると、絶縁性の低下、耐圧の
低下をもたらす。この発明は上託した点に鑑みてなされ
たもので、メモリセルにおけるＭＯＳトランジスタの短
チャネル効果を抑止し、かつＭＯＳキヤパシタの占める
面積を効果的に減少させ、ダイナミックＲＡＭのより一
層の高集積化の実現を可能とした半導体メモリ装置を提
供することを目的とする。この発明は、半導体基板表面
に形成される反転層をソース領域とするＭＯＳトランジ
スタと前記反転層を一方の電極とするＭＯＳキャパシタ
とにより構成されるメモリセルを所要数形談してなる半
導体メモリ装置において、各メモリセル領域の基板表面
に凹部を設け、前記ＭＯＳキャパシタの他方の電極を基
板上の平坦部から前記凹部の側面にまで、または側面か
ら更に底面にまで延在させ、このキャパシタ電極が形成
された側面と対向する側面部にディジット線を兼ねたド
レィン領域を形成してなることを特徴とする。この発明
によれば、短チャネル効果をもたらすことなくメモリセ
ルのＭＯＳトランジスタのづ・型化を図ることができる
。また、この場合、ＭＯＳキヤパシタ電極を半導体基板
上の平坦部から前記凹部の側面ないし底面に沿って延在
させることにより、基板面積を大きくすることなくＭＯ
Ｓキヤパシタの容量に効く対向面積を大きくすることが
でき、メモリの高集積化に有用である。以下実施例によ
りこの発明の詳細を説明する。
第３図ａ〜ｃは一実施例のメモリセルの構造を示すもの
で、ａは漠式的な平面図、ｂ，ｃはそれぞれａのＡ−Ａ
′，Ｂ−Ｂ′断面図である。図において１０はＰ型Ｓｉ
基板であり、この基板１０のＭＯＳトランジスタのゲー
ト領域を形成すべき部分をホトェッチングにより穿って
断面Ｕ字状の溝１１を形成している。そして、この溝１
１の一方の側面にＭＯＳトランジスタのドレイン領域兼
〆モリのディジット線となるｎ＋層１２が拡散形成され
、また溝１１の底面上に薄いゲート絶縁膜１３，を介し
てゲート電極となる例えば多結晶シリコン層１４．が酉
己談される。多結晶シリコン層１４，は溝１１外に導か
れ、外部の例えばアルミニウム配線１５と薮綾される。
アルミニウム配線１５はメモリの語線として用いられる
。一方、溝Ｉ１の他方の側面部には、やはり薄い絶縁膜
１３２を挟んで基板１川こ対向するＭＯＳキヤパシタの
電極としての多結晶シリコン層１４２が設けられている
。図から明らかなように多結晶シリコン層１４２は、基
板１０の溝１１の外の平坦部から溝１１の側面を伝って
底面上にまで延在するように配設されている。この多結
晶シリコン層１４２一絶縁膜１ ３２ 一基板１０がＭ
ＯＳキャパシタを構成している。１６は空乏層であり、
この空乏層１６に形成される反転層がＭＯＳキャパシタ
の一方の電極となり、同時にＭＯＳトランジスタのソー
スとなる。
次に、より具体的な実施例を第４図を参照して説明する
。
まず、第４図ａに示すように、不純物濃度約２×１び５
／地のＰ型Ｓｉ基板２０を使用し、その表面にＳｉ０２
膜２１とＳ；２Ｎ４膜２２の積層膜を形成する。次に、
第４図ｂに示すように、メモリセル領域の外、即ちフィ
ールド領域とメモリセル領域の溝を形成する部分につい
て上記積層膜をホトェツチングにより除去し、基板２０
のフィールド領域には不純物濃度約１び８／地のＰ＋層
２３を拡散形成する。このＰ十層２３はフィールド領域
の反転防止の目的で設けられる。このＰ＋層２３はフィ
ールド領域の反転防止の目的で設けられる。その後、熱
酸化を従って第４図ｃに示すように厚さ約２．０仏肌の
Ｓｉ０２膜２４，，２４２ を形成し、続いてフィール
ド領域のＳｉ０２膜２４，はそのまま残してメモリセル
領域のＳｉ０２膜２４，をエッチング除去することによ
り、第４図ｄに示すように深さ約１．２仏のの溝２５が
形成された構造を得る。次に、第４図ｅに示すように半
導体表面を酸化して厚さ約８００ＡのＳｉ０２腰２６を
形成し、続いて第１層目の多結晶シリコン層２７を形成
し、これらをホトェッチングしてＭＯＳキャパシタを構
成する。
その後、全面にＣＶＤ法により厚さ約８０００ＡのＳｉ
０２膜２８を形成した後、ホトェツチングにより第４図
ｆのようにＭＯＳトランジスタのゲート領域およびドレ
ィン領域の半導体表面を露出させる。そして再度酸化を
行って、第４図ｇに示されるようにゲート絶縁膜として
の厚さ約５００ＡのＳｉ０２膜２９を形成し、ゲート電
極としての第２層目の多結晶シリコン層３０を形成する
。これらのＳｉ０２膜２９および多結晶シリコン層３０
は図示の如く必要な部分のみ残してホトェツチングによ
り除去し、イオン打込み法を用いて溝２５の一側壁部に
不純物濃度約１ぴｏ／地のｎ＋層３１を形成する。この
ｎ十層３１はＭＯＳトランジスタのドレィン兼〆モリの
ディジット線となる。この後、第４図ｈに示すように、
ＣＶＤ法により全面に厚いＳｉ０２膜３２を形成し、コ
ンタクト穴あげを行って多結晶シリコン層３０と接触す
るアルミニウム配線３３を形成して完成する。
このアルミニウム配線３３はメモリ語線となる。こよう
に構成されたメモリセルの平面パターンは第５図のよう
になるＭＯＳキャパシタの電極となる。第１層目の多結
晶シリコン層２７の寸法は、ａ＝ｂ＝１５仏肌、溝２５
の寸法は、ｃ＝１０仏肌、ｄ＝１２ムのであり、また多
結晶シリコン層２７の溝２５の底面上に延在する部分は
ｅ＝８仏のである。溝２５の深さが前述したように１．
２仏肌であるから、ＭＯＳキャパシタとしての有効面積
２５９ぶれであり、そのうち約３４ぶれ（約１３％）が
溝２５の側面に形成されることになる。以上のように構
成されたメモリセルでは、ＭＯＳトランジスタは半導体
表面の溝２５の底にチャネル部分を有する。
この構造ではＭＯＳトランジスタを動作させたときのチ
ャネル領域での等電位線は第６図のようになる。即ち、
通常の短チャネルＭＯＳトランジスタにおけるように等
電位線が歪むことがなくほぼ直線状にのびる。従って、
チャネル領域の電位分布は長いチャネルのＭＯＳトラン
ジスタにおけると同機になり、いわゆる短チャネル効果
が抑止される。このため、ＭＯＳトランジスタのチャネ
ル長を十分短かくしても安定な動作が可能となり、メモ
リセルの高密度化を図ることができる。また、チャネル
冷城の等電位線が第６図に示すように歪められることな
く直線状にのびていることは、ＭＯＳトランジスタのソ
ース・ドレイン間のパンチスルーが効果的に抑止される
ことを意味する。
また、半導体基板にＵ字状の溝２５を形成しその側面図
にＭＯＳトランジスタのドレィン兼〆モリのディジット
線として用いるｎ十層３１を形成している。
従って、ｎ＋層３１を充分深くすることができるので、
ディジット線の抵抗値が４・さくなり、メモリの安定し
た高速動作が可能となる。メモリセルの微細化、高集積
化が進むにつれ、従来はディジット線兼ドレィンの拡散
深さも浅くせざるを得ず、ディジット線の抵抗増大がメ
モリの高速動作を妨げる大きな原因となっていたが、本
実施例では、ディジット線兼ドレィンとなるｎ＋層３１
の溝２５の深さと同等の拡散深さとしてしかも短チャネ
ル効果を十分抑制することができるので、高集積化の性
能向上に大きく寄与することができる。更に、先に数値
例を挙げて説明したように、メモリセル内に実際に占め
るＭＯＳキャパシタ領域の面積を従来と同じにしても、
溝の側面を利用することでＭＯＳキャパシタとしての有
効面積が大きくなる。
従って、ＭＯＳキャパシタの容量を一定とした場合には
、メモリセル内に占めるＭＯＳキヤパシタの面積を従来
より小さくすることができ、メモリの一層の高密度集積
化が図れる。この発明の他の実施例を第７図以下の図面
を参照して説明する。なお、基本的な構成は第３図と変
らないので、以下の図面では第３図と相対応する部分に
第３図と同一番号を付して詳細な説明を省略する。第７
図〜第９図は半導体基板に穿つ溝、即ちＭＯＳトランジ
スタのゲート領域の凹部の形状を種々変えた例で、第７
図はＶ字状、第８図は半円状、第９図は段のついたＵ字
状としたものである。第１０図は先の実施例と同様にＵ
字状溝を穿っているが、ＭＯＳキャパシタの電極となる
多結晶シリコン層１４２ を溝１１の側面までに止め、
底面上には延在させなかった例である。更に、第１１図
の例は、多結晶シリコン層１４，とアルミニウム配線１
５とのコンタクトを溝１１の外側でなく内側でとったも
のである。先の実施例では、溝１１の周囲３方向の側面
をＭＯＳキヤパシ夕に対向面として利用したが、１方向
の側面のみ利用してもよい。
第１２図はその例である。また、上からみた溝の形状も
単純な矩形に限らず、例えば第１３図のような形状とし
てもよい。第１３図のような複雑な形状とした方が溝の
側面面積の有効利用の点から有利である。なお、第１２
図ａ，ｂ、第１３ａ，ｂはそれぞれ第３図ａ，ｂに対応
するものである。更に、以上の実施例ではＭＯＳトラン
ジスタのドレィン兼ディジット線となる。
ｎ＋層３１を溝１１より浅くしているが、第１４図のよ
うに溝Ｉ１より若干深くしても差支えない。その他、こ
の発明はＭＯＳトランジスタをＰチャネルにする等、種
々変形実施するこが可能である。
【図面の簡単な説明】
第１図は従来のＭＯＳトランジスタとＭＯＳキャパシタ
からなるメモリセルの構造を示す図、第２図はその等価
回路図、第３図はこの発明の一実施例のメモリセル構造
を示すものでａは模式的平面パターン、ｂ，ｃはそれぞ
れａのＡ−Ａ′，Ｂ−Ｂ′断面図、第４図ａ〜ｈはより
具体的な実施例の製造工程を説明するめの図、第５図は
得られたメモリセルの模式的平面パターンを示す図、第
６図は同じくそのメモリセルのチャネル領域の等電位線
の様子を示す図、第７図〜第１４図はこの発明の他の実
施例のメモリセル構造を示す図である。 １０・・・・・・Ｐ型Ｓｉ基板、１１・・・・・・溝、
１２・…・・ｎ＋層（ドレィン兼ディジツト線）、１３
，……ゲ−ト絶縁膜、１４．・・・・・・多結晶シリコ
ン層（ゲート電極）、１３２・…・・絶縁膜、１４２・
・・・・・多結晶シリコン層（ＭＯＳキャパシタ電極）
、１５・・・・・・アルミニウム配線（語線）、２０・
・・・・・Ｐ型Ｓｊ基板、２１・・・・・・Ｓｉ０２膜
、２２・…・・Ｓｉ２Ｎ４膜、２３・・・・・・Ｐ＋層
、２４，，２４２・・・・・・Ｓｉ０２膜、２５…・・
・溝、２６……Ｓｉ０２膜、２７・・・・・・多結晶シ
リコン層（ＭＯＳキャパシタ電極）、２８……Ｓｉ０２
膜、２９・・…・Ｓｉ０２膜（ゲート絶縁膜）、３０・
・…・多結晶シリコン層（ゲート電極）、３１・・・・
・・ｎ＋層（ドレィン兼ディジット線）、３２・・・・
・・Ｓｊ０２膜、３３……アルミニウム配線（語線）。 第１図第３図 第４図 第２図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 第１３図 第１４図

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板に形成される反転層をソース領域とする
    ＭＯＳトランジスタと前記反転層を一方の電極とするＭ
    ＯＳキヤパシタにより構成されるメモリセルを所要数形
    設してなる半導体メモリ装置において、各メモリセル領
    域の基板表面に凹部を設け、前記ＭＯＳキヤパシタの他
    方の電極を基板上の平坦部から前記凹部の側面にまで、
    または側面を通つて底面にまで延在させ、このキヤパシ
    タ電極が形成された側面と対向する側面部にデイジツト
    線を兼ねたドレイン領域を形成してなることを特徴とす
    る半導体メモリ装置。
JP51138180A 1976-11-17 1976-11-17 半導体メモリ装置 Expired JPS6037619B2 (ja)

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JP51138180A JPS6037619B2 (ja) 1976-11-17 1976-11-17 半導体メモリ装置
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JPS5362989A JPS5362989A (en) 1978-06-05
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