JPS6037619B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6037619B2 JPS6037619B2 JP51138180A JP13818076A JPS6037619B2 JP S6037619 B2 JPS6037619 B2 JP S6037619B2 JP 51138180 A JP51138180 A JP 51138180A JP 13818076 A JP13818076 A JP 13818076A JP S6037619 B2 JPS6037619 B2 JP S6037619B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体メモリ装置に係り、特にダイナミック
RAM用のメモリセルの構造に関する。
RAM用のメモリセルの構造に関する。
MOS集積回路メモ川ま高集積化、高性能化、低消費電
力化の一途をたどっている。特に、1個のMOSトラン
ジスタと1個のMOSキャパシタとにより1メモリセル
を構成するダイナミックRAMが非常に優れたものとし
て注目されている。従来のこの種ダイナミックRAMに
おけるメモリセルは断面構造が堂1図のように表わされ
、その等価回路は第2図のように表わされている。即ち
、P型Si基板1にドレイン領域を兼ねてデイジット線
となるn+層2が形成され、また基板1上にゲート絶縁
膜3を介して例えば多結晶シリコンからなるゲート電極
4が配設されてMOSトランジスタQが構成される。ま
た、MOSトランジスタQのソース領域に当る部分に多
結晶シリコン電極5一絶縁膜6一半導体基板1からなる
MOSキャパシタCが構成される。7はゲート電極4と
接続される例えばアルミニウム配線であってメモリの語
線となる。
力化の一途をたどっている。特に、1個のMOSトラン
ジスタと1個のMOSキャパシタとにより1メモリセル
を構成するダイナミックRAMが非常に優れたものとし
て注目されている。従来のこの種ダイナミックRAMに
おけるメモリセルは断面構造が堂1図のように表わされ
、その等価回路は第2図のように表わされている。即ち
、P型Si基板1にドレイン領域を兼ねてデイジット線
となるn+層2が形成され、また基板1上にゲート絶縁
膜3を介して例えば多結晶シリコンからなるゲート電極
4が配設されてMOSトランジスタQが構成される。ま
た、MOSトランジスタQのソース領域に当る部分に多
結晶シリコン電極5一絶縁膜6一半導体基板1からなる
MOSキャパシタCが構成される。7はゲート電極4と
接続される例えばアルミニウム配線であってメモリの語
線となる。
この種のダイナミックRAMのより一層の高集積化を図
るためには、第1図、第2図に示したメモリセルの面積
をできるだけ減少させることが必要である。
るためには、第1図、第2図に示したメモリセルの面積
をできるだけ減少させることが必要である。
そのためには、基本的には、MOSトランジスタの短チ
ャネル化、狭チャネル化を図り、またMOSキャパシタ
Cの面積を有効な容量値を減少させることなく小さくし
なければならない。しかし、よく知られているように、
MOSトランジスタの小型化はいわゆる短チャネル効果
、狭チャネル効果などの問題を生ずる。
ャネル化、狭チャネル化を図り、またMOSキャパシタ
Cの面積を有効な容量値を減少させることなく小さくし
なければならない。しかし、よく知られているように、
MOSトランジスタの小型化はいわゆる短チャネル効果
、狭チャネル効果などの問題を生ずる。
特にゲート闇値電圧をもたらす短チャネル効果が現われ
ると、望ましくない導通が生じたり、セル内に蓄積され
た電荷の漏失が大きくなる他、ソース・ドレィン間でパ
ンチスチールをおこし易くなる等、メモリの信頼性を損
う。また、MOSキヤパシタの占める面積を小さくする
ために絶縁膜を余り薄くすると、絶縁性の低下、耐圧の
低下をもたらす。この発明は上託した点に鑑みてなされ
たもので、メモリセルにおけるMOSトランジスタの短
チャネル効果を抑止し、かつMOSキヤパシタの占める
面積を効果的に減少させ、ダイナミックRAMのより一
層の高集積化の実現を可能とした半導体メモリ装置を提
供することを目的とする。この発明は、半導体基板表面
に形成される反転層をソース領域とするMOSトランジ
スタと前記反転層を一方の電極とするMOSキャパシタ
とにより構成されるメモリセルを所要数形談してなる半
導体メモリ装置において、各メモリセル領域の基板表面
に凹部を設け、前記MOSキャパシタの他方の電極を基
板上の平坦部から前記凹部の側面にまで、または側面か
ら更に底面にまで延在させ、このキャパシタ電極が形成
された側面と対向する側面部にディジット線を兼ねたド
レィン領域を形成してなることを特徴とする。この発明
によれば、短チャネル効果をもたらすことなくメモリセ
ルのMOSトランジスタのづ・型化を図ることができる
。また、この場合、MOSキヤパシタ電極を半導体基板
上の平坦部から前記凹部の側面ないし底面に沿って延在
させることにより、基板面積を大きくすることなくMO
Sキヤパシタの容量に効く対向面積を大きくすることが
でき、メモリの高集積化に有用である。以下実施例によ
りこの発明の詳細を説明する。
ると、望ましくない導通が生じたり、セル内に蓄積され
た電荷の漏失が大きくなる他、ソース・ドレィン間でパ
ンチスチールをおこし易くなる等、メモリの信頼性を損
う。また、MOSキヤパシタの占める面積を小さくする
ために絶縁膜を余り薄くすると、絶縁性の低下、耐圧の
低下をもたらす。この発明は上託した点に鑑みてなされ
たもので、メモリセルにおけるMOSトランジスタの短
チャネル効果を抑止し、かつMOSキヤパシタの占める
面積を効果的に減少させ、ダイナミックRAMのより一
層の高集積化の実現を可能とした半導体メモリ装置を提
供することを目的とする。この発明は、半導体基板表面
に形成される反転層をソース領域とするMOSトランジ
スタと前記反転層を一方の電極とするMOSキャパシタ
とにより構成されるメモリセルを所要数形談してなる半
導体メモリ装置において、各メモリセル領域の基板表面
に凹部を設け、前記MOSキャパシタの他方の電極を基
板上の平坦部から前記凹部の側面にまで、または側面か
ら更に底面にまで延在させ、このキャパシタ電極が形成
された側面と対向する側面部にディジット線を兼ねたド
レィン領域を形成してなることを特徴とする。この発明
によれば、短チャネル効果をもたらすことなくメモリセ
ルのMOSトランジスタのづ・型化を図ることができる
。また、この場合、MOSキヤパシタ電極を半導体基板
上の平坦部から前記凹部の側面ないし底面に沿って延在
させることにより、基板面積を大きくすることなくMO
Sキヤパシタの容量に効く対向面積を大きくすることが
でき、メモリの高集積化に有用である。以下実施例によ
りこの発明の詳細を説明する。
第3図a〜cは一実施例のメモリセルの構造を示すもの
で、aは漠式的な平面図、b,cはそれぞれaのA−A
′,B−B′断面図である。図において10はP型Si
基板であり、この基板10のMOSトランジスタのゲー
ト領域を形成すべき部分をホトェッチングにより穿って
断面U字状の溝11を形成している。そして、この溝1
1の一方の側面にMOSトランジスタのドレイン領域兼
〆モリのディジット線となるn+層12が拡散形成され
、また溝11の底面上に薄いゲート絶縁膜13,を介し
てゲート電極となる例えば多結晶シリコン層14.が酉
己談される。多結晶シリコン層14,は溝11外に導か
れ、外部の例えばアルミニウム配線15と薮綾される。
アルミニウム配線15はメモリの語線として用いられる
。一方、溝I1の他方の側面部には、やはり薄い絶縁膜
132を挟んで基板1川こ対向するMOSキヤパシタの
電極としての多結晶シリコン層142が設けられている
。図から明らかなように多結晶シリコン層142は、基
板10の溝11の外の平坦部から溝11の側面を伝って
底面上にまで延在するように配設されている。この多結
晶シリコン層142一絶縁膜1 32 一基板10がM
OSキャパシタを構成している。16は空乏層であり、
この空乏層16に形成される反転層がMOSキャパシタ
の一方の電極となり、同時にMOSトランジスタのソー
スとなる。
で、aは漠式的な平面図、b,cはそれぞれaのA−A
′,B−B′断面図である。図において10はP型Si
基板であり、この基板10のMOSトランジスタのゲー
ト領域を形成すべき部分をホトェッチングにより穿って
断面U字状の溝11を形成している。そして、この溝1
1の一方の側面にMOSトランジスタのドレイン領域兼
〆モリのディジット線となるn+層12が拡散形成され
、また溝11の底面上に薄いゲート絶縁膜13,を介し
てゲート電極となる例えば多結晶シリコン層14.が酉
己談される。多結晶シリコン層14,は溝11外に導か
れ、外部の例えばアルミニウム配線15と薮綾される。
アルミニウム配線15はメモリの語線として用いられる
。一方、溝I1の他方の側面部には、やはり薄い絶縁膜
132を挟んで基板1川こ対向するMOSキヤパシタの
電極としての多結晶シリコン層142が設けられている
。図から明らかなように多結晶シリコン層142は、基
板10の溝11の外の平坦部から溝11の側面を伝って
底面上にまで延在するように配設されている。この多結
晶シリコン層142一絶縁膜1 32 一基板10がM
OSキャパシタを構成している。16は空乏層であり、
この空乏層16に形成される反転層がMOSキャパシタ
の一方の電極となり、同時にMOSトランジスタのソー
スとなる。
次に、より具体的な実施例を第4図を参照して説明する
。
。
まず、第4図aに示すように、不純物濃度約2×1び5
/地のP型Si基板20を使用し、その表面にSi02
膜21とS;2N4膜22の積層膜を形成する。次に、
第4図bに示すように、メモリセル領域の外、即ちフィ
ールド領域とメモリセル領域の溝を形成する部分につい
て上記積層膜をホトェツチングにより除去し、基板20
のフィールド領域には不純物濃度約1び8/地のP+層
23を拡散形成する。このP十層23はフィールド領域
の反転防止の目的で設けられる。このP+層23はフィ
ールド領域の反転防止の目的で設けられる。その後、熱
酸化を従って第4図cに示すように厚さ約2.0仏肌の
Si02膜24,,242 を形成し、続いてフィール
ド領域のSi02膜24,はそのまま残してメモリセル
領域のSi02膜24,をエッチング除去することによ
り、第4図dに示すように深さ約1.2仏のの溝25が
形成された構造を得る。次に、第4図eに示すように半
導体表面を酸化して厚さ約800AのSi02腰26を
形成し、続いて第1層目の多結晶シリコン層27を形成
し、これらをホトェッチングしてMOSキャパシタを構
成する。
/地のP型Si基板20を使用し、その表面にSi02
膜21とS;2N4膜22の積層膜を形成する。次に、
第4図bに示すように、メモリセル領域の外、即ちフィ
ールド領域とメモリセル領域の溝を形成する部分につい
て上記積層膜をホトェツチングにより除去し、基板20
のフィールド領域には不純物濃度約1び8/地のP+層
23を拡散形成する。このP十層23はフィールド領域
の反転防止の目的で設けられる。このP+層23はフィ
ールド領域の反転防止の目的で設けられる。その後、熱
酸化を従って第4図cに示すように厚さ約2.0仏肌の
Si02膜24,,242 を形成し、続いてフィール
ド領域のSi02膜24,はそのまま残してメモリセル
領域のSi02膜24,をエッチング除去することによ
り、第4図dに示すように深さ約1.2仏のの溝25が
形成された構造を得る。次に、第4図eに示すように半
導体表面を酸化して厚さ約800AのSi02腰26を
形成し、続いて第1層目の多結晶シリコン層27を形成
し、これらをホトェッチングしてMOSキャパシタを構
成する。
その後、全面にCVD法により厚さ約8000AのSi
02膜28を形成した後、ホトェツチングにより第4図
fのようにMOSトランジスタのゲート領域およびドレ
ィン領域の半導体表面を露出させる。そして再度酸化を
行って、第4図gに示されるようにゲート絶縁膜として
の厚さ約500AのSi02膜29を形成し、ゲート電
極としての第2層目の多結晶シリコン層30を形成する
。これらのSi02膜29および多結晶シリコン層30
は図示の如く必要な部分のみ残してホトェツチングによ
り除去し、イオン打込み法を用いて溝25の一側壁部に
不純物濃度約1ぴo/地のn+層31を形成する。この
n十層31はMOSトランジスタのドレィン兼〆モリの
ディジット線となる。この後、第4図hに示すように、
CVD法により全面に厚いSi02膜32を形成し、コ
ンタクト穴あげを行って多結晶シリコン層30と接触す
るアルミニウム配線33を形成して完成する。
02膜28を形成した後、ホトェツチングにより第4図
fのようにMOSトランジスタのゲート領域およびドレ
ィン領域の半導体表面を露出させる。そして再度酸化を
行って、第4図gに示されるようにゲート絶縁膜として
の厚さ約500AのSi02膜29を形成し、ゲート電
極としての第2層目の多結晶シリコン層30を形成する
。これらのSi02膜29および多結晶シリコン層30
は図示の如く必要な部分のみ残してホトェツチングによ
り除去し、イオン打込み法を用いて溝25の一側壁部に
不純物濃度約1ぴo/地のn+層31を形成する。この
n十層31はMOSトランジスタのドレィン兼〆モリの
ディジット線となる。この後、第4図hに示すように、
CVD法により全面に厚いSi02膜32を形成し、コ
ンタクト穴あげを行って多結晶シリコン層30と接触す
るアルミニウム配線33を形成して完成する。
このアルミニウム配線33はメモリ語線となる。こよう
に構成されたメモリセルの平面パターンは第5図のよう
になるMOSキャパシタの電極となる。第1層目の多結
晶シリコン層27の寸法は、a=b=15仏肌、溝25
の寸法は、c=10仏肌、d=12ムのであり、また多
結晶シリコン層27の溝25の底面上に延在する部分は
e=8仏のである。溝25の深さが前述したように1.
2仏肌であるから、MOSキャパシタとしての有効面積
259ぶれであり、そのうち約34ぶれ(約13%)が
溝25の側面に形成されることになる。以上のように構
成されたメモリセルでは、MOSトランジスタは半導体
表面の溝25の底にチャネル部分を有する。
に構成されたメモリセルの平面パターンは第5図のよう
になるMOSキャパシタの電極となる。第1層目の多結
晶シリコン層27の寸法は、a=b=15仏肌、溝25
の寸法は、c=10仏肌、d=12ムのであり、また多
結晶シリコン層27の溝25の底面上に延在する部分は
e=8仏のである。溝25の深さが前述したように1.
2仏肌であるから、MOSキャパシタとしての有効面積
259ぶれであり、そのうち約34ぶれ(約13%)が
溝25の側面に形成されることになる。以上のように構
成されたメモリセルでは、MOSトランジスタは半導体
表面の溝25の底にチャネル部分を有する。
この構造ではMOSトランジスタを動作させたときのチ
ャネル領域での等電位線は第6図のようになる。即ち、
通常の短チャネルMOSトランジスタにおけるように等
電位線が歪むことがなくほぼ直線状にのびる。従って、
チャネル領域の電位分布は長いチャネルのMOSトラン
ジスタにおけると同機になり、いわゆる短チャネル効果
が抑止される。このため、MOSトランジスタのチャネ
ル長を十分短かくしても安定な動作が可能となり、メモ
リセルの高密度化を図ることができる。また、チャネル
冷城の等電位線が第6図に示すように歪められることな
く直線状にのびていることは、MOSトランジスタのソ
ース・ドレイン間のパンチスルーが効果的に抑止される
ことを意味する。
ャネル領域での等電位線は第6図のようになる。即ち、
通常の短チャネルMOSトランジスタにおけるように等
電位線が歪むことがなくほぼ直線状にのびる。従って、
チャネル領域の電位分布は長いチャネルのMOSトラン
ジスタにおけると同機になり、いわゆる短チャネル効果
が抑止される。このため、MOSトランジスタのチャネ
ル長を十分短かくしても安定な動作が可能となり、メモ
リセルの高密度化を図ることができる。また、チャネル
冷城の等電位線が第6図に示すように歪められることな
く直線状にのびていることは、MOSトランジスタのソ
ース・ドレイン間のパンチスルーが効果的に抑止される
ことを意味する。
また、半導体基板にU字状の溝25を形成しその側面図
にMOSトランジスタのドレィン兼〆モリのディジット
線として用いるn十層31を形成している。
にMOSトランジスタのドレィン兼〆モリのディジット
線として用いるn十層31を形成している。
従って、n+層31を充分深くすることができるので、
ディジット線の抵抗値が4・さくなり、メモリの安定し
た高速動作が可能となる。メモリセルの微細化、高集積
化が進むにつれ、従来はディジット線兼ドレィンの拡散
深さも浅くせざるを得ず、ディジット線の抵抗増大がメ
モリの高速動作を妨げる大きな原因となっていたが、本
実施例では、ディジット線兼ドレィンとなるn+層31
の溝25の深さと同等の拡散深さとしてしかも短チャネ
ル効果を十分抑制することができるので、高集積化の性
能向上に大きく寄与することができる。更に、先に数値
例を挙げて説明したように、メモリセル内に実際に占め
るMOSキャパシタ領域の面積を従来と同じにしても、
溝の側面を利用することでMOSキャパシタとしての有
効面積が大きくなる。
ディジット線の抵抗値が4・さくなり、メモリの安定し
た高速動作が可能となる。メモリセルの微細化、高集積
化が進むにつれ、従来はディジット線兼ドレィンの拡散
深さも浅くせざるを得ず、ディジット線の抵抗増大がメ
モリの高速動作を妨げる大きな原因となっていたが、本
実施例では、ディジット線兼ドレィンとなるn+層31
の溝25の深さと同等の拡散深さとしてしかも短チャネ
ル効果を十分抑制することができるので、高集積化の性
能向上に大きく寄与することができる。更に、先に数値
例を挙げて説明したように、メモリセル内に実際に占め
るMOSキャパシタ領域の面積を従来と同じにしても、
溝の側面を利用することでMOSキャパシタとしての有
効面積が大きくなる。
従って、MOSキャパシタの容量を一定とした場合には
、メモリセル内に占めるMOSキヤパシタの面積を従来
より小さくすることができ、メモリの一層の高密度集積
化が図れる。この発明の他の実施例を第7図以下の図面
を参照して説明する。なお、基本的な構成は第3図と変
らないので、以下の図面では第3図と相対応する部分に
第3図と同一番号を付して詳細な説明を省略する。第7
図〜第9図は半導体基板に穿つ溝、即ちMOSトランジ
スタのゲート領域の凹部の形状を種々変えた例で、第7
図はV字状、第8図は半円状、第9図は段のついたU字
状としたものである。第10図は先の実施例と同様にU
字状溝を穿っているが、MOSキャパシタの電極となる
多結晶シリコン層142 を溝11の側面までに止め、
底面上には延在させなかった例である。更に、第11図
の例は、多結晶シリコン層14,とアルミニウム配線1
5とのコンタクトを溝11の外側でなく内側でとったも
のである。先の実施例では、溝11の周囲3方向の側面
をMOSキヤパシ夕に対向面として利用したが、1方向
の側面のみ利用してもよい。
、メモリセル内に占めるMOSキヤパシタの面積を従来
より小さくすることができ、メモリの一層の高密度集積
化が図れる。この発明の他の実施例を第7図以下の図面
を参照して説明する。なお、基本的な構成は第3図と変
らないので、以下の図面では第3図と相対応する部分に
第3図と同一番号を付して詳細な説明を省略する。第7
図〜第9図は半導体基板に穿つ溝、即ちMOSトランジ
スタのゲート領域の凹部の形状を種々変えた例で、第7
図はV字状、第8図は半円状、第9図は段のついたU字
状としたものである。第10図は先の実施例と同様にU
字状溝を穿っているが、MOSキャパシタの電極となる
多結晶シリコン層142 を溝11の側面までに止め、
底面上には延在させなかった例である。更に、第11図
の例は、多結晶シリコン層14,とアルミニウム配線1
5とのコンタクトを溝11の外側でなく内側でとったも
のである。先の実施例では、溝11の周囲3方向の側面
をMOSキヤパシ夕に対向面として利用したが、1方向
の側面のみ利用してもよい。
第12図はその例である。また、上からみた溝の形状も
単純な矩形に限らず、例えば第13図のような形状とし
てもよい。第13図のような複雑な形状とした方が溝の
側面面積の有効利用の点から有利である。なお、第12
図a,b、第13a,bはそれぞれ第3図a,bに対応
するものである。更に、以上の実施例ではMOSトラン
ジスタのドレィン兼ディジット線となる。
単純な矩形に限らず、例えば第13図のような形状とし
てもよい。第13図のような複雑な形状とした方が溝の
側面面積の有効利用の点から有利である。なお、第12
図a,b、第13a,bはそれぞれ第3図a,bに対応
するものである。更に、以上の実施例ではMOSトラン
ジスタのドレィン兼ディジット線となる。
n+層31を溝11より浅くしているが、第14図のよ
うに溝I1より若干深くしても差支えない。その他、こ
の発明はMOSトランジスタをPチャネルにする等、種
々変形実施するこが可能である。
うに溝I1より若干深くしても差支えない。その他、こ
の発明はMOSトランジスタをPチャネルにする等、種
々変形実施するこが可能である。
第1図は従来のMOSトランジスタとMOSキャパシタ
からなるメモリセルの構造を示す図、第2図はその等価
回路図、第3図はこの発明の一実施例のメモリセル構造
を示すものでaは模式的平面パターン、b,cはそれぞ
れaのA−A′,B−B′断面図、第4図a〜hはより
具体的な実施例の製造工程を説明するめの図、第5図は
得られたメモリセルの模式的平面パターンを示す図、第
6図は同じくそのメモリセルのチャネル領域の等電位線
の様子を示す図、第7図〜第14図はこの発明の他の実
施例のメモリセル構造を示す図である。 10・・・・・・P型Si基板、11・・・・・・溝、
12・…・・n+層(ドレィン兼ディジツト線)、13
,……ゲ−ト絶縁膜、14.・・・・・・多結晶シリコ
ン層(ゲート電極)、132・…・・絶縁膜、142・
・・・・・多結晶シリコン層(MOSキャパシタ電極)
、15・・・・・・アルミニウム配線(語線)、20・
・・・・・P型Sj基板、21・・・・・・Si02膜
、22・…・・Si2N4膜、23・・・・・・P+層
、24,,242・・・・・・Si02膜、25…・・
・溝、26……Si02膜、27・・・・・・多結晶シ
リコン層(MOSキャパシタ電極)、28……Si02
膜、29・・…・Si02膜(ゲート絶縁膜)、30・
・…・多結晶シリコン層(ゲート電極)、31・・・・
・・n+層(ドレィン兼ディジット線)、32・・・・
・・Sj02膜、33……アルミニウム配線(語線)。 第1図第3図 第4図 第2図 第5図 第6図 第7図 第8図 第9図 第10図 第11図 第12図 第13図 第14図
からなるメモリセルの構造を示す図、第2図はその等価
回路図、第3図はこの発明の一実施例のメモリセル構造
を示すものでaは模式的平面パターン、b,cはそれぞ
れaのA−A′,B−B′断面図、第4図a〜hはより
具体的な実施例の製造工程を説明するめの図、第5図は
得られたメモリセルの模式的平面パターンを示す図、第
6図は同じくそのメモリセルのチャネル領域の等電位線
の様子を示す図、第7図〜第14図はこの発明の他の実
施例のメモリセル構造を示す図である。 10・・・・・・P型Si基板、11・・・・・・溝、
12・…・・n+層(ドレィン兼ディジツト線)、13
,……ゲ−ト絶縁膜、14.・・・・・・多結晶シリコ
ン層(ゲート電極)、132・…・・絶縁膜、142・
・・・・・多結晶シリコン層(MOSキャパシタ電極)
、15・・・・・・アルミニウム配線(語線)、20・
・・・・・P型Sj基板、21・・・・・・Si02膜
、22・…・・Si2N4膜、23・・・・・・P+層
、24,,242・・・・・・Si02膜、25…・・
・溝、26……Si02膜、27・・・・・・多結晶シ
リコン層(MOSキャパシタ電極)、28……Si02
膜、29・・…・Si02膜(ゲート絶縁膜)、30・
・…・多結晶シリコン層(ゲート電極)、31・・・・
・・n+層(ドレィン兼ディジット線)、32・・・・
・・Sj02膜、33……アルミニウム配線(語線)。 第1図第3図 第4図 第2図 第5図 第6図 第7図 第8図 第9図 第10図 第11図 第12図 第13図 第14図
Claims (1)
- 1 半導体基板に形成される反転層をソース領域とする
MOSトランジスタと前記反転層を一方の電極とするM
OSキヤパシタにより構成されるメモリセルを所要数形
設してなる半導体メモリ装置において、各メモリセル領
域の基板表面に凹部を設け、前記MOSキヤパシタの他
方の電極を基板上の平坦部から前記凹部の側面にまで、
または側面を通つて底面にまで延在させ、このキヤパシ
タ電極が形成された側面と対向する側面部にデイジツト
線を兼ねたドレイン領域を形成してなることを特徴とす
る半導体メモリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51138180A JPS6037619B2 (ja) | 1976-11-17 | 1976-11-17 | 半導体メモリ装置 |
US05/847,542 US4199772A (en) | 1976-11-17 | 1977-11-01 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51138180A JPS6037619B2 (ja) | 1976-11-17 | 1976-11-17 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5362989A JPS5362989A (en) | 1978-06-05 |
JPS6037619B2 true JPS6037619B2 (ja) | 1985-08-27 |
Family
ID=15215912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51138180A Expired JPS6037619B2 (ja) | 1976-11-17 | 1976-11-17 | 半導体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4199772A (ja) |
JP (1) | JPS6037619B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6246370U (ja) * | 1985-09-10 | 1987-03-20 |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4297719A (en) * | 1979-08-10 | 1981-10-27 | Rca Corporation | Electrically programmable control gate injected floating gate solid state memory transistor and method of making same |
US4353086A (en) * | 1980-05-07 | 1982-10-05 | Bell Telephone Laboratories, Incorporated | Silicon integrated circuits |
USRE32090E (en) * | 1980-05-07 | 1986-03-04 | At&T Bell Laboratories | Silicon integrated circuits |
DE3382688T2 (de) * | 1982-02-10 | 1993-09-02 | Hitachi Ltd | Halbleiterspeicher und sein herstellungsverfahren. |
JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
JPS5965466A (ja) * | 1982-10-05 | 1984-04-13 | Matsushita Electronics Corp | 半導体記憶装置 |
JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
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JP2615667B2 (ja) * | 1987-09-28 | 1997-06-04 | 日産自動車株式会社 | Mos電界効果トランジスタの製造方法 |
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US4958206A (en) * | 1988-06-28 | 1990-09-18 | Texas Instruments Incorporated | Diffused bit line trench capacitor dram cell |
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-
1976
- 1976-11-17 JP JP51138180A patent/JPS6037619B2/ja not_active Expired
-
1977
- 1977-11-01 US US05/847,542 patent/US4199772A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6246370U (ja) * | 1985-09-10 | 1987-03-20 |
Also Published As
Publication number | Publication date |
---|---|
US4199772A (en) | 1980-04-22 |
JPS5362989A (en) | 1978-06-05 |
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