KR100261181B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
마스크수를 줄여서 공정을 단순화하고 공정단차를 줄여서 평탄화를 높이며 플레이트노드의 전압안정화를 이룩할 수 있는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 반도체 소자의 제조방법은 셀영역과 주변영역에 트랜지스터를 구비한 반도체기판에 있어서, 상기 기판에 제 1 층간절연막을 증착하는 공정과, 상기 트랜지스터의 일측의 제 1 불순물영역과 콘택되도록 비트라인을 형성하는 공정과, 상기 기판 전면에 제 2 층간절연막을 증착하는 공정과, 상기 셀영역의 상기 트랜지스터의 제 2 불순물영역과 콘택되도록 스토리지노드를 형성하는 공정과, 상기 스토리지노드를 포함한 전면에 상기 주변영역의 비트라인상에 콘택홀을 갖도록 유전막과 반도체층을 차례로 증착하는 공정과, 상기 셀영역의 플레이트노드상측에 플레이트노드용금속층을 형성함과 동시에 상기 주변영역의 비트라인상의 콘택홀상에 주변부 배선층을 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로 특히, 마스크 수를 줄이고 또한 셀부와 주변부의 평탄화를 높일 수 있는 반도체 소자 및 그의 제조방법에 대한 것이다.
첨부 도면을 참조하여 종래 반도체 소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 1은 종래 반도체 소자의 구조단면도이고, 도 2a 내지 도 2c는 종래 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1과 도 2a 내지 도 2c에서 왼쪽부분은 셀영역을 나타낸 것이고, 오른쪽 부분은 주변영역을 나타내고 있다.
먼저, 종래 반도체 소자는 도 1에 도시한 바와 같이 셀영역과 주변영역의 N형 반도체 기판(1)내에 P웰(2)이 형성되어있다. 그리고 셀영역의 반도체 기판(1)상의 소정영역에는 게이트전극(4)이 형성되어 있고, 게이트 전극(4) 양측의 P웰(2)표면내에는 소오스영역(5b)과 드레인영역(5a)이 형성되어있다. 그리고 주변영역의 게이트전극(4)일측의 P웰(2) 표면내에는 N형 불순물영역(5c)이 형성되어 있으며, 상기 셀영역과 주변영역의 게이트전극(4)을 감싸며 상기 드레인영역(5a)과 N형불순물영역(5c) 및 주변영역의 일영역의 게이트전극상부가 드러나도록 콘택홀을 갖는 제 1 층간절연막(6)이 있다. 그리고 상기 콘택홀 및 그와 인접한 제 1 층간절연막(6)상에 비트라인(7a,7b)이 위치한다. 그리고 소오스영역(5b)에 콘택홀을 갖고 전면에 제 2 층간절연막(8)이 형성되어 있고, 상기 콘택홀 및 그와 인접한 제 2 층간절연막(8)상에 실린더 모양의 스토리지 노드(10)가 형성되어 있으며, 상기 스토리지 노드(10)를 포함한 전면에 고유전막(11)이 형성되어있다. 그리고 셀영역의 고유전막(11)상에 플레이트노드(12)가 있고, 주변영역의 비트라인(7b)에 콘택홀을 갖는 제 3 층간절연막(13)이 전면에 형성되어있다. 그리고 상기 비트라인(7b)상의 콘택홀 및 그와 인접한 제 3 층간절연막(14)상에 배선층(14)이 형성되어있다.
상기와 같은 구성을 갖는 종래 반도체 소자의 제조방법은 도 2a에 도시한 바와 같이 반도체 기판(1)내에 P웰(2)을 구비하고, 반도체기판(1) 소정상부에 게이트산화막(3)과 게이트전극(4)을 구비하고 있는 반도체 소자의 셀영역의 게이트전극(4)양측에 N형 불순물이온을 주입한 후 확산하여 드레인영역(5a)과 소오스영역(5b)을 형성한다. 동시에 주변영역의 게이트전극(4)일측의 P웰(2)내에 N형불순물영역(5c)을 형성한다. 그리고 전면에 산화막을 증착하여 제 1 층간절연막(6)을 형성하고, 셀영역의 게이트전극(4)일측에 형성된 드레인영역(5a)과 주변영역의 N형불순물영역(5c)이 드러나도록 제 1 층간절연막(6)을 선택적으로 패터닝하여 콘택홀을 형성한다. 이후에 비트라인 형성용 금속층을 증착한 후에 드레인영역(5a)과 N형불순물영역(5c)과 콘택되도록 콘택홀 및 그와 인접한 제 1 층간절연막(6)상에 형성되도록 금속층을 이방성 식각하여 비트라인(7a,7b)을 형성한다. 이후에 전면에 제 2 층간절연막(11)을 증착하고, 셀영역의 소오스영역(5b)이 드러나도록 제 2 층간절연막(8)과 제 1 층간절연막(6)을 이방성 식각하여 콘택홀을 형성한다. 그리고 상기 소오스영역(5b)과 콘택되도록 전면에 스토리지 노드용 폴리실리콘층(9)을 증착한다.
그리고 도 2b에 도시한 바와 같이 상기 소오스영역(5b)과 콘택되도록 콘택홀 및 그와 인접한 제 2 층간절연막(8)상에 실린더 모양의 스토리지 노드(10)를 형성한다. 이후에 전면에 고유전막(11)을 증착한다.
다음에 도 2c에 도시한 바와 같이 고유전막(11)상에 플레이트노드용 폴리실리콘층을 증착한 후 셀영역에만 남도록 제 1 마스크를 이용한 이방성식각으로 플레이트노드(12)를 형성한다. 이후에 전면에 제 3 층간절연막(13)을 증착한 후 주변영역의 비트라인(7b)상부의 소정영역이 드러나도록 콘택홀을 형성한다. 이후에 전면에 비트라인 형성용 금속층을 증착한 후에 제 2 마스크를 이용하여 금속층을 이방성식각하여 상기 비트라인(7b)상의 콘택홀 및 그와 인접한 제 3 층간절연막(13)상부에 배선층(14)을 형성한다.
상기와 같은 종래 반도체 소자 및 그의 제조방법은 다음과 같은 문제가 있다.
첫째, 셀영역의 플레이트노드공정과 주변영역의 배선층형성공정을 각각의 마스크를 이용하여 제조하므로 공정수율이 낮아진다.
둘째, 플레이트노드가 셀영역에만 사용되고 주변영역에는 국소부분에만 사용되므로 셀영역과 주변영역의 단차가 커지고 이에따라서 소자의 평탄화가 나빠진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 마스크수를 줄여서 공정을 단순화하고 공정단차를 줄여서 평탄화를 높이며 플레이트노드의 전압안정화를 이룩할 수 있는 반도체 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래 반도체 소자의 구조단면도
도 2a 내지 도 2c는 종래 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명 반도체 소자의 구조단면도
도 4a 내지 도 4h는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
30: 반도체 기판 31: P웰
32: 게이트산화막 33a: 드레인영역
33b: 소오스영역 33c: N형불순물영역
34: 게이트전극 35: 제 1 층간절연막
36a,36b: 비트라인 37: 제 2 층간절연막
38: 스토리지 노드용 폴리실리콘층 39: 스토리지 노드
40: 고유전막 41: 플레이트노드용 폴리실리콘층
42: 금속층 42a: 플레이트노드용 금속층
42b: 주변부 제 1 배선층 43: 감광막
44: 평탄보호막 45: 주변부 제 2 배선층
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자는 기판의 셀영역과 주변영역의 소정부분에 트랜지스터가 형성되어 있는 반도체 소자에 있어서, 상기 셀영역과 주변영역의 트랜지스터의 제 1 불순물영역에 형성된 비트라인, 상기 비트라인을 포함한 상기 기판 전면에 형성된 제 1 층간절연막, 상기 셀영역의 트랜지스터의 제 2 불순물영역에 형성된 스토리지노드, 상기 스토리지노드를 포함한 기판전면에 형성된 유전막, 상기 셀영역의 유전막상에 형성된 플레이트노드, 상기 셀영역의 플레이트노드상에 형성되는 플레이트노드용 금속층 및 상기 주변영역의 상기 비트라인과 콘택되도록 형성된 주변부 배선층을 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체 소자의 제조방법은 셀영역과 주변영역에 트랜지스터를 구비한 반도체기판에 있어서, 상기 기판에 제 1 층간절연막을 증착하는 공정과, 상기 트랜지스터의 일측의 제 1 불순물영역과 콘택되도록 비트라인을 형성하는 공정과, 상기 기판 전면에 제 2 층간절연막을 증착하는 공정과, 상기 셀영역의 상기 트랜지스터의 제 2 불순물영역과 콘택되도록 스토리지노드를 형성하는 공정과, 상기 스토리지노드를 포함한 전면에 상기 주변영역의 비트라인상에 콘택홀을 갖도록 유전막과 반도체층을 차례로 증착하는 공정과, 상기 셀영역의 플레이트노드상측에 플레이트노드용금속층을 형성함과 동시에 상기 주변영역의 비트라인상의 콘택홀상에 주변부 배선층을 형성하는 공정을 포함함을 특징으로 한다.
본 발명은 플레이트노드용 금속층을 기판전면에 증착한 후 하나의 마스크로 식각하여 셀영역의 플레이트노드용 금속층과 주변영역의 배선층으로 사용하기 위한 것이다.
첨부 도면을 참조하여 본 발명 반도체 소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 3은 본 발명 반도체 소자의 구조단면도이고, 도 4a 내지 도 4h는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체 소자가 도시된 도 3의 왼쪽은 셀영역이고, 오른쪽은 주변영역을 의미한다.
상기와 같은 구성을 갖는 본 발명 반도체 소자는 셀영역이 도면의 왼쪽에 그리고 주변영역이 도면의 오른쪽에 위치한다.
본 발명 반도체 소자는 도 3에 도시한 바와 같이 셀영역과 주변영역의 N형 반도체 기판(30)내에 P웰(31)이 형성되어있다. 그리고 셀영역의 반도체 기판(30)상의 소정영역에는 게이트전극(34)이 형성되어 있고, 게이트 전극(34) 양측의 P웰(30)표면내에는 소오스영역(33b)과 드레인영역(33a)이 형성되어있다. 그리고 주변영역의 게이트전극(34)일측의 P웰(31) 표면내에는 N형 불순물영역(33c)이 형성되어 있으며, 상기 셀영역과 주변영역의 게이트전극(34)을 감싸며 상기 드레인영역(33a)과 N형불순물영역(33c) 및 주변영역의 일영역의 게이트전극(34)상부가 드러나도록 콘택홀을 갖는 제 1 층간절연막(35)이 있다. 그리고 상기 콘택홀 및 그와 인접한 제 1 층간절연막(35)상에 비트라인(36a,36b)이 위치한다. 그리고 셀영역의 상기 소오스영역(33b)과 주변영역의 일영역에 형성된 비트라인(36b) 상부에 콘택홀을 갖도록 전면에 제 2 층간절연막(37)이 형성되어 있다. 그리고 상기 소오스영역(33b)과 콘택되도록 콘택홀 및 그와 인접한 제 2 층간절연막(37)상에 실린더 구조의 스토리지 노드(39)가 형성되어있다. 그리고 셀영역과 주변영역에 고유전막(40)이 형성되어있고, 상기 셀영역의 고유전막(40)상에는 플레이트노드용 폴리실리콘층(41)이 형성되어 있으며, 플레이트노드용 폴리실리콘층(41)상에는 플레이트노드용 금속층(42a)이 형성되어 있다. 그리고 주변영역의 상기 비트라인(36b)상부에 주변부 제 1 배선층(42b)이 콘택되어있다. 이때 주변부 제 1 배선층(42b)과 고유전막(40)사이에 소정의 플레이트노드용 폴리실리콘층(41)이 형성되어있다. 그리고 상기 셀영역과 주변영역 상에 평탄보호막(44)이 형성되어있고, 상기 주변영역상의 평탄보호막(44)의 소정영역상에 주변부 제 2 배선층(45)이 형성되어있다.
상기와 같은 구성을 갖는 본 발명 반도체 소자의 제조방법은 셀영역이 도면의 왼쪽에 그리고 주변영역이 도면의 오른쪽에 위치한다. 그리고 별다른 언급이 없다면 셀영역과 주변영역의 공정이 동시에 진행된다.
본 발명의 제조방법은 먼저 도 4a에 도시한 바와 같이 반도체 기판(30)내에 P웰(31)과 반도체 기판(30)상의 소정영역에 게이트산화막(32)과 게이트전극(34)을 구비하고 있는 반도체 소자에 있어서, 셀영역의 게이트전극(32)양측의 P웰(31)내에 소오스영역(33b)과 드레인영역(33a)을 형성함과 동시에 주변영역의 게이트전극(34)일측의 P웰(31)내에 N형불순물영역(33c)을 형성한다. 이후에 전면에 산화막을 증착하여 제 1 층간절연막(35)을 형성하고 셀영역의 게이트전극(34)일측에 형성된 드레인영역(33a)과 주변영역의 N형불순물영역(33c)이 드러나도록 제 1 층간절연막(35)을 선택적으로 패터닝하여 제 1 콘택홀을 형성한다. 이후에 비트라인 형성용 금속층을 증착한 후에 드레인영역(33a)와 N형불순물영역(33c)과 콘택되도록 제 1 콘택홀 및 그와 인접한 제 1 층간절연막(35)상에 형성되도록 금속층을 이방성 식각하여 비트라인(36a,36b)을 형성한다. 이후에 전면에 제 2 층간절연막(37)을 증착하고, 셀영역의 소오스영역(33b)이 드러나도록 제 2 층간절연막(37)과 제 1 층간절연막(35)을 이방성 식각하여 제 2 콘택홀을 형성한다. 그리고 전면에 스토리지 노드용 폴리실리콘층(38)을 증착한다.
이후에 도 4b에 도시한 바와 같이 상기 소오스영역(33b)의 제 2 콘택홀 및 그와 인접한 제 2 층간절연막(37)상에만 스토리지 노드용 폴리실리콘층(38)이 남도록 이방성 식각하여 실린더 구조의 스토리지노드(39)를 형성한다. 그리고 전면에 고유전막(40)을 증착한다.
그리고 도 4c에 도시한 바와 같이 고유전막(40)상에 플레이트노드용 폴리실리콘층(41)을 증착한다.
다음에 도 4d에 도시한 바와 같이 주변영역의 비트라인(36b)의 소정상부가 드러나도록 플레이트노드용 폴리실리콘층(41)과 고유전막(40)과 제 2 층간절연막(37)을 선택적으로 이방성 식각하여 제 3 콘택홀을 형성한다.
그리고 도 4e에 도시한 바와 같이 상기 비트라인(36b)과 콘택되도록 셀영역 및 주변영역 전면에 금속층(42)을 증착한다.
이후에 도 4f에 도시한 바와 같이 전면에 감광막(43)을 도포한 후에 노광 및 현상공정으로 소정영역의 감광막(43)을 선택적으로 패터닝한다. 이때 감광막(43)은 셀영역상의 금속층(42)상부 및 주변영역의 비트라인(36b) 상측에 남아있다.
그리고 도 4g에 도시한 바와 같이 패터닝된 감광막(43)을 마스크로 이용하여 상기 금속층(42)과 플레이트노드용 폴리실리콘층(41)을 이방성 식각하여 셀영역에는 플레이트노드용 금속층(42a)을 형성하고 주변영역에는 주변부 제 1 배선층(42b)을 형성한다.
다음에 도 4h에 도시한 바와 같이 전면에 평탄보호막(44)을 증착한 후 주변영역의 소정영역상에 주변부 제 2 배선층(45)을 형성한다.
상기와 같은 본 발명 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 셀영역과 주변영역에 플레이트노드용 폴리실리콘층을 동시에 증착한 후에 1장의 마스크를 이용하여 셀영역에 플레이트노드와 주변영역에 제 1 배선층을 형성하므로써 마스크수를 줄여서 공정을 단순화할 수 있다.
둘째, 종래에 비해서 주변영역에 제 1 배선층을 형성하여 주므로 셀영역과 주변부영역의 공정단차를 줄일 수 있으며, 이에 따라서 디자인룰을 완화시킬 수 있다.
셋째, 플레이트노드용 폴리실리콘층상에 플레이트노드용 금속층을 더 구비하므로써 저항이 낮아지고 이에 따라서 플레이트노드의 전압이 안정된다.
Claims (2)
- 기판의 셀영역과 주변영역의 소정부분에 트랜지스터가 형성되어 있는 반도체 소자에 있어서,상기 셀영역과 주변영역의 트랜지스터의 제 1 불순물영역에 형성된 비트라인,상기 비트라인을 포함한 상기 기판 전면에 형성된 제 1 층간절연막,상기 셀영역의 트랜지스터의 제 2 불순물영역에 형성된 스토리지노드,상기 스토리지노드를 포함한 기판전면에 형성된 유전막,상기 셀영역의 유전막상에 형성된 플레이트노드,상기 셀영역의 플레이트노드상에 형성되는 플레이트노드용 금속층 및 상기 주변영역의 상기 비트라인과 콘택되도록 형성된 주변부 배선층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 셀영역과 주변영역에 트랜지스터를 구비한 반도체기판에 있어서,상기 기판에 제 1 층간절연막을 증착하는 공정과,상기 트랜지스터의 일측의 제 1 불순물영역과 콘택되도록 비트라인을 형성하는 공정과,상기 기판 전면에 제 2 층간절연막을 증착하는 공정과,상기 셀영역의 상기 트랜지스터의 제 2 불순물영역과 콘택되도록 스토리지노드를 형성하는 공정과,상기 스토리지노드를 포함한 전면에 상기 주변영역의 비트라인상에 콘택홀을 갖도록 유전막과 반도체층을 차례로 증착하는 공정과,상기 셀영역의 플레이트노드상측에 플레이트노드용금속층을 형성함과 동시에 상기 주변영역의 비트라인상의 콘택홀상에 주변부 배선층을 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법.
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Applications Claiming Priority (1)
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|---|---|
| KR19990074731A KR19990074731A (ko) | 1999-10-05 |
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