KR20050008223A - 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법 - Google Patents

리세스된 게이트 전극을 갖는 반도체 소자의 집적방법 Download PDF

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Abstract

집적 회로 소자 및 이를 제조하기 위한 방법이 개시되어 있다. 본 발명의 일 실시예에 있어서, 리세스된 게이트를 갖는 트랜지스터와 플래너 게이트 전극을 갖는 트랜지스터와 같은 두 가지 형태의 트랜지스터들이 동일 기판 상에 형성된다. 본 발명의 다른 실시예에 있어서, 리세스된 게이트를 갖는 트랜지스터들이 동일 기판의 여러 영역에 형성된다. 부가적으로 하나 이상의 영역에서 트랜지스터들의 게이트들은 동시에 형성된다.

Description

리세스된 게이트 전극을 갖는 반도체 소자의 집적방법{INTEGRATION METHOD OF A SEMICONDUCTOR DEVICE HAVING A RECESSED GATE ELECTRODE}
본 발명은 반도체 메모리 소자의 집적 생산 방법에 관한 것으로, 보다 상세하게는 리세스된 게이트 및 플래너 게이트 전극을 갖는 DRAM 셀의 생산방법에 대한 것이다.
ULSI(Ultra Large Scale Integrated) 회로와 같은 집적회로는 10억개 이상의 트랜지스터를 포함할 수 있다. 가장 일반적으로, ULSI 회로는 CMOS(Complementary Metal Oxide Semiconductor) 공정에 의해 형성된 FETs(Field Effect Transistors) 로 형성된다. 각각의 MOSFET는 반도체 기판의 채널 영역 상에 형성된 드레인 영역 및 소오스 영역 사이를 따라 신장된 게이트 전극을 포함한다. 소자의 밀도 및 집적 회로의 동작속도를 향상시키기 위해서, 회로 내에 형성되는 트랜지스터의 사이즈는 축소되어야 한다. 그러나, 소자의 사이즈가 계속 감소하면서, 수 마이크로 크기의 MOS 트랜지스터를 형성하기 위해서는 해결해야할 수많은 기술적 어려움이 있다. MOS 트랜지스터가 좁아지면서, 즉, 상기 MOS 트랜지스터의 채널 길이가 감소하면서, 정션의 누설전류, 소오스/드레인 항복 전압(breakdown voltage) 및 데이터 유지(retention) 시간과 같은 문제점들이 더욱 대두되었다.
ULSI 회로의 물리적 수치를 감소시킬 수 있는 하나의 방법은 리세스된 게이트 또는 반도체 기판에 형성된 그루브에 묻힌 게이트 전극을 포함하는 트렌치형의 트랜지스터를 형성하는 것이다. 상기 형태의 트랜지스터는 반도체 기판으로 확장된 게이트를 포함함으로써 유효 채널 길이(effective channel length)를 효과적으로연장시킴으로써 단채널 효과(short channel effect)를 감소시킨다. 일반적인 트랜지스터 및 리세스된 게이트 트랜지스터를 포함하는 결합 ULSI(combined ULSI) 회로의 일부를 나타낸 예가 도 1에 도시되었다. 그러나, 리세스되지 않은 게이트 트랜지스터를 포함하는 ULSI 회로에 리세스된 게이트 트랜지스터를 효과적으로 형성하는 것은 어려운 일이다.
따라서, 본 발명의 제1 목적은 리세스된 게이트 및 플래너 게이트 전극을 동시에 형성할 수 있는 반도체 메모리 소자의 형성방법을 제공하는 것이다.
본 발명의 제2 목적은 채널길이를 확보하여 소자의 특성이 향상된 반도체 메모리 소자를 제공하는 것이다.
도 1은 종래의 리세스된 게이트를 갖는 MOSFET의 단면도이다.
도 2, 3, 4, 5a, 6a 및 7a는 본 발명의 일 실시예에 따른 리세스된 게이트 및 플래너 게이트 전극을 갖는 MOSFET의 형성방법을 나타낸 단면도들이다.
도 5b 및 6b는 도 5a 및 6a에 도시된 공정에 대한 대체 공정을 각각 설명하기 위한 단면도들이다.
도 7b는 도 7a에 도시된 공정에 대한 대체 공정을 설명하기 위한 단면도이다.
도 8 내지 12는 본 발명의 다른 실시예에 따른 리세스된 게이트 및 플래너 게이트 전극을 갖는 MOSFET의 형성방법을 나타낸 단면도이다.
도 13 내지 17은 본 발명의 또 다른 실시예에 따른 리세스된 게이트 및 플래너 게이트 전극을 갖는 MOSFET의 형성방법을 나타낸 단면도이다.
도 18 내지 22는 본 발명의 또 다른 실시예에 따른 반도체 기판의 셀 영역의 리세스된 게이트 트랜지스터 및 주변 영역의 리세스된 게이트를 갖는 MOSFET 형성방법을 나타낸 단면도이다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 소자 형성방법은, 셀 영역 및 상기 셀 영역과 분리된 주변 회로 영역을 포함하는 반도체 기판에서 메모리 소자를 형성하는 방법에 있어서, 상기 기판의 상기 셀 영역 내에 리세스 게이트홀들을 형성하는 단계; 상기 리세스된 게이트 홀들 및 상기 주변 영역 내에 게이트 산화막을 형성하는 단계; 상기 셀 영역 및 상기 주변 영역 내에 형성된 상기 게이트 산화막 상에 게이트층을 형성하는 단계; 및 상기 셀 영역 내에 리세스된 셀 게이트 구조물들 및 상기 주변 영역 내에 플래너 셀 게이트 구조물들을 형성하기 위해 상기 게이트층 및 상기 게이트 산화막을 동시에 패터닝하는 단계를 포함한다.
상기 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 메모리 소자 형성방법은, 셀 영역 및 상기 셀 영역과 분리된 주변 회로 영역을 포함하는 반도체 기판에 메모리 소자를 형성하는 방법에 있어서, 상기 기판의 셀 영역 및 주변 영역 내에 리세스 게이트 홀들을 형성하는 단계; 상기 리세스 게이트 홀들 내에 게이트 산화막을 형성하는 단계; 상기 셀 영역 및 주변 영역 내의 게이트 산화막 상에 게이트층을 형성하는 단계; 및 상기 셀 영역 및 주변 영역 내에 리세스된 셀 게이트 구조물들을 형성하기 위해 상기 게이트층 및 상기 게이트 산화막을 동시에 패터닝하는 단계를 포함한다.
상기 제1 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 메모리 소자 형성 방법은, 셀 영역 및 상기 셀 영역과 분리된 주변 회로 영역을 포함하는 반도체 기판에 메모리 소자를 형성하는 방법에 있어서, 상기 반도체 기판 상에 희생층을 형성하는 단계; 상기 셀 영역 상의 희생층 내에 일련의 제1 게이트 패턴들을 형성하는 단계; 상기 주변 영역 상의 희생층 내에 게이트 형성홀을 형성하는 단계; 상기 일련의 제1 게이트 패턴들을 이용하여 기판의 셀 영역 내에 리세스 게이트 홀들을 형성하는 단계; 상기 리세스된 게이트 홀들 및 상기 게이트 형성홀 내에 게이트 산화막을 형성하는 단계; 상기 셀 영역 및 주변 영역 내의 게이트 산화막 상에 게이트층을 형성하는 단계; 및 상기 주변 영역의 셀 게이트 구조물들 및 상기 셀 영역의 리세스된 셀 게이트 구조물들을 형성하기 위해 상기 희생층을 제거하는 단계를 포함한다.
상기 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 메모리 소자는, 메모리셀 영역 및 주변 회로 영역으로 나누어진 기판; 상기 메모리셀 영역 내에 형성된 리세스된 게이트들을 포함하는 복수개의 메모리셀들; 및 상기 주변 회로 영역 내에 존재하며, 소오스 영역 및 드레인 영역 사이에 형성된 채널 영역, 상기 채널 영역 상에 배치된 게이트 구조물 및 상기 소오스 및 드레인 영역들 상에 형성된 저항감소층을 포함하는 적어도 하나의 트랜지스터를 구비한다.
더욱, 상세하게 상기 제1 목적을 달성하기 위하여 본 발명은, 메모리셀 영역 및 주변 영역을 포함하는 기판 상에 메모리 소자를 형성하는 방법에 있어서, 상기 메모리셀 영역 내의 복수개의 메모리셀들 및 상기 주변 영역 내의 복수개의 트랜지스터들의 범위를 한정하는 고립 구조물들을 성장시키는 단계; 상기 메모리셀 영역 및 주변 영역을 포함하는 상기 기판 상에 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 식각 저지층을 형성하는 단계; 상기 패드 산화막 상에 보호 산화막을 형성하는 단계; 상기 보호 산화막 상에 포토레지스트층을 도포하는 단계; 상기 메모리셀 영역 내의 포토레지스트층에 리세스 마스크를 형성하는 단계; 복수개의 리세스된 게이트 홀들을 형성하기 위해 상기 리세스 마스크를 이용하여 상기 메모리셀 영역 내의 기판을 식각하는 단계; 상기 보호 산화막, 패드 산화막 및 식각 저지층을 제거하는 단계; 상기 메모리셀 영역의 복수개의 리세스된 게이트 홀들의 내면을 포함하는 상기 메모리셀 영역 및 상기 주변 영역 상에 게이트 산화막을 형성하는 단계; 복수개의 리세스된 게이트 홀들을 포함하는 상기 게이트 산화막 상에 게이트층을 형성하는 단계; 및 상기 복수개의 메모리셀들을 위한 리세스된 게이트들 및 상기 주변 영역 내의 복수개의 트랜지스터들을 위한 플래너 게이트들을 동시에형성하는 단계를 포함하는 메모리 소자 형성방법을 제공한다.
또한, 상기 제2 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 메모리 소자는, 셀 영역 및 주변 영역으로 나누어진 기판; 셀 영역 내에 형성되고, 각각 리세스된 게이트 구조물을 갖는 복수개의 메모리 셀들; 및 상기 주변 영역 내에 존재하고, 각각 리세스된 게이트 구조물을 갖는 복수개의 트랜지스터를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 실시예들은 유효 채널 길이(effective channel length)를 증가시키고, 채널 도즈량을 감소시키며, 정션 누설전류 특성 및 하나의 기판 상에 적어도 두 종류의 트랜지스터를 포함하는 메모리 회로의 데이터 유지 시간을 향상시킨다. 이때, 상기 트랜지스터는 리세스된 게이트를 갖는 트랜지스터 및 플래너 게이트 전극을 갖는 트랜지스터이다.
본 발명의 일 실시예의 반도체 소자의 제조방법은 도 2 내지 7에 도시되어 있다.
도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 메모리셀 어레이부(memory cell array section)(A) 및 주변 회로부(peripheral circuit section)(B)를 포함한다. 상기 메모리셀 어레이부는 도면의 왼쪽에 도시되어 있고, 주변 회로부는 오른쪽에 도시되어 있다.
고립 영역(isolation region)(15)이 실리콘 기판(10)에 형성되어 있다. 상기고립 영역(15) 및 상기 메모리셀 어레이부의 액티브 영역(active region)에 걸쳐 얇은 패드산화막(18)이 형성된다. 상기 패드 산화막(18) 상에 식각 저지층(20)이 형성된다. 상기 식각 저지층(20)은 실리콘 나이트라이드와 같은 질화물로 이루어지는 것이 바람직하며, 두께는 약 100 내지 200Å으로 형성하는 것이 바람직하다. 상기 식각 저지층(20) 상에 제1 산화막(25)이 형성된다.
일반적인 사진 식각 공정에 의해, 포토레지스트층(30)에 상기 메모리셀의 리세스된 게이트를 형성하기 위한 리세스 마스크를 형성한다.
도 3을 참조하면, 상기 제1 산화막(25), 상기 패드 산화막(18) 및 식각 저지층(20)을 식각함으로써 상기 기판(10)의 메모리셀 영역에 리세스 게이트 홀(28)이 형성된다. 이때, 상기 기판(10)의 주변 영역의 상기 제1 산화막(25), 패드 산화막(18) 및 식각 저지층은 모두 제거된다.
도 4를 참조하면, 상기 실리콘 기판(10) 및 리세스 홀(28) 내에 게이트 산화막(35)이 형성된다. 상기 게이트 산화막(35) 상에 게이트 전극층이 형성된다. 상기 게이트 전극층은 하부 게이트 전극 폴리 층(40) 및 텅스텐 실리사이드와 같은 상부 게이트 전극층(45)을 포함하는 복층 구조로 형성된다. 이어서, 상기 상부 게이트 전극층(45) 상에 게이트 마스크층(50)이 형성된다.
도 5a를 참조하면, 상기 게이트 전극은 상기 게이트 마스크층(50), 상기 상부 게이트 전극(45) 및 상기 게이트 산화막(35)에 대해 일반적인 사진 식각 공정을 차례로 진행하여 완성된다.
도 6a를 참조하면, 증착된 절연층이 에치백되어 스페이서(60)를 형성한다.
도 7a를 참조하면, 상기 주변 회로부 상에 코발트 실리사이드층(70)이 형성된다. 상기 코발트 실리사이드층(70)은 상기 주변 영역의 면저항(sheet resistance)을 감소시킨다.
본 발명의 실시예들에 따른 메모리 회로를 형성하기 위한 다른 방법들이 도 5b, 6b 및 7b에 도시되어 있다.
도 5b 및 6b를 참조하면, 셀 영역의 게이트 적층물(gate stack) 하부 영역으로부터 제1 산화막(25) 및 게이트 산화막(35)은 제거된다. 게이트 적층물 스페이서들(60)은 상기 게이트 적층물 주위에 형성된다. 도 6b는 제거된 산화막(25), 식각 저지층(20) 및 패드 산화막(18)을 제외하고 도 6a와 유사하다.
도 7b는 상기 산화막(25), 식각 저지층(20) 및 패드 산화막(18)을 식각하기 전에 스페이서(60)를 형성한 또 다른 실시예를 보여준다.
반도체 메모리 소자를 형성하는 다른 실시예가 도 8 내지 12에 도시되어 있다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 메모리셀 어레이부(A) 및 주변 회로부(B)를 포함한다. 실리콘 기판(10) 상에 고립 영역(15)을 형성한다. 얇은 패드 산화막(18)이 상기 고립 영역(15), 메모리 셀 어레이부 및 주변 회로부의 액티브 영역에 걸쳐 형성된다. 식각 저지층(20)이 상기 패드 산화막(18) 상에 형성된다. 상기 식각 저지층(20)은 약 100 내지 200Å의 두께를 갖는 실리콘 나이트라이드와 같은 질화물로 이루어지는 것이 바람직하다. 상기 식각 저지층(20) 상에 제1 산화막(25)을 형성한다.
일반적인 사진 식각 공정에 의해, 포토레지스트층(30)에 상기 메모리셀의 리세스된 게이트를 형성하기 위한 리세스 마스크를 형성한다.
도 9를 참조하면, 상기 제1 산화막(25), 식각 저지층(20) 및 패드 산화막(18)을 습식 식각함으로써 상기 기판(10)의 메모리셀 영역 내에 리세스 게이트홀(28)을 형성한다.
도 10을 참조하면, 상기 실리콘 기판(10) 및 상기 리세스홀(28)들 내에 게이트 산화막(35)을 형성한다. 게이트 전극층은 하부 게이트 전극 폴리층(40) 및 상부 게이트 전극인 텅스텐 실리사이드층(45)을 포함하는 복층 구조로 상기 게이트 산화막(35) 상에 형성된다. 상기 텅스텐 실리사이드층(45) 상에 게이트 마스크층(50)을 형성한다. 도 4와 비교할 때, 도 10은 하부 게이트 전극층(40), 상부 게이트 전극인 텅스텐 실리사이드층(45) 및 게이트 마스크층(50)이 상기 반도체 기판(10)의 주변 영역 및 셀 영역 사이에서 모두 동일 선상에 위치하는 것으로 도시된다.
도 11을 참조하면, 일반적인 사진 식각 공정에 의해 게이트 전극이 형성된다. 이어서 도 12에 도시된 바와 같이, 반도체 기판(10)의 셀 영역 및 주변 영역의 게이트 구조물들을 덮는 스페이서(60)를 형성한다.
반도체 메모리 소자를 형성하는 다른 실시예가 도 13 내지 17에 도시되어 있다.
도 13을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 메모리셀 어레이부(A) 및 주변 회로부(B)를 포함한다. 실리콘 기판(10) 상에 고립 영역(15)이 형성된다. 상기 고립 영역(15), 메모리셀 어레이부 및 주변 회로부 상에 얇은 패드산화막(18)이 형성된다. 상기 패드 산화막(18) 상에 식각 저지층(20)이 형성된다. 상기 식각 저지층(20)은 약 100 내지 200Å의 두께를 갖으며, 실리콘 나이트라이드와 같은 질화물로 이루어지는 것이 바람직하다. 상기 식각 저지층(20) 상에 제1 산화막(25)이 형성된다. 상기 제1 산화막(25)은 도 2 내지 8에 도시된 것보다 두껍게 형성되고, 상기 기판(10)의 주변 영역의 게이트 적층물의 높이와 거의 같도록 형성된다. 일 실시예에서, 상기 제1 산화막(25)은 약 5000Å의 높이로 형성된다.
도 13 및 14를 참조하면, 상기 제1 산화막(25) 상에 포토레지스트층(30)을 형성한다. 이어서, 일반적인 사진 식각 공정에 의해, 포토레지스트층(30)에 상기 메모리 셀들의 리세스된 게이트들 및 플래너 게이트 홀(29)을 형성하기 위한 리세스 마스크를 형성한다.
그 후, 상기 제1 산화막(25), 식각 저지층(20) 및 패드 산화막(18)을 식각하고, 상기 실리콘 기판(10)까지 식각하여 리세스 게이트 홀(28)을 형성한다. 부가적으로, 식각 공정에 의해 상기 기판(10)의 주변 영역 상의 제1 산화막(25)에 플래너 게이트홀(29)을 형성한다.
상기 기판(10)의 주변 부분 상의 제1 산화막(25)은 상기 기판(10)의 셀 영역 부분 상의 제1 산화막(25) 보다 두껍게 형성된다.
도 15 및 16을 참조하면, 상기 기판(10)의 리세스 게이트 홀(28)과 플래너 게이트 홀(29) 내측 및 상기 기판(10) 상에 산화공정에 의해 게이트 산화막(35)이 형성된다. 복층구조를 갖는 게이트 전극 적층물이 상기 게이트 산화막(35) 상에 형성된다. 상기 게이트 전극 적층물은 하부 게이트 전극 폴리층(40) 및 상부 게이트전극인 텅스텐 실리사이드층(45)으로 이루어진다.
상기 리세스 홀(28) 및 플래너 홀(29) 내의 상기 텅스텐 실리사이드층 상에 게이트층 마스크(50)를 형성한다. 상기 게이트층 마스크에 의해 노출된 영역의 상기 제1 산화막(25)은 예컨대, 습식 식각 공정과 같은 공정에 의해 제거된다.
도 17을 참조하면, 상기 반도체 기판의 셀 영역 및 주변 영역의 게이트 적층물들 상에 스페이서(60)가 형성된다.
반도체 메모리 소자를 형성하기 위한 또 다른 방법이 도 18 내지 22에 도시되어 있다.
도 18을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 메모리셀 어레이부(A) 및 주변 회로부(B)를 포함한다. 실리콘 기판(10) 상에 고립 영역(15)이 형성된다. 상기 고립 영역(15) 및 메모리셀 어레이부의 액티브 영역에 걸쳐 얇은 패드 산화막(18)이 형성된다. 상기 패드 산화막(18) 상에 식각 저지층(20)이 형성된다. 상기 식각 저지층(20)은 약 100 내지 200Å의 두께를 갖으며, 실리콘 나이트라이드와 같은 질화물로 이루어지는 것이 바람직하다.
상기 식각 저지층(20) 상에 제1 산화막(25)을 형성한다. 이어서, 일반적인 사진 식각 공정에 의해 리세스 마스크(30)를 형성한다.
도 19를 참조하면, 식각 공정에 의해 상기 기판(10)의 메모리셀 영역 및 주변 영역에 리세스 게이트 홀들(28)이 형성된다.
도 20을 참조하면, 게이트 산화막(35)이 상기 리세스 홀(28) 내에 형성된다. 예컨대, 상기 게이트 산화막(35)은 산화공정에 의해 형성될 수 있다.
상기 게이트 산화막(35) 상에 게이트 전극이 형성된다. 상기 게이트 전극은 하부 게이트 전극 폴리(40) 및 상부 게이트 전극인 텅스텐 실리사이드(45)로 이루어진 복층 구조이다. 일 실시예에서, 상기 하부 게이트 전극 폴리(40)는 상기 기판의 셀 영역 및 주변 영역의 리세스된 게이트 홀들 내부까지 확장된다. 상기 텅스텐 실리사이드층 상에 게이트 마스크층(50)이 형성된다.
도 21을 참조하면, 일반적인 사진 식각 공정에 의해 상기 셀 영역 및 주변 영역 내에 일련의 게이트들이 형성된다.
도 22를 참조하면, 에치백과 같은 공정에 의해 스페이서(60)가 형성된다.
이와 같이, 본 발명의 실시예들에 있어서, 리세스된 게이트 셀 및 플래너 게이트 전극은 동시에 동일한 사진 공정 단계에서 형성된다. 따라서, 사진 공정 단계를 증가시키지 않고도 향상된 특성을 갖는 메모리 회로를 제조할 수 있는 제조 공정을 제공할 수 있다.
상술한 바와 같이 본 발명에 의하면, 하나의 사진 공정 단계에서 리세스된 게이트 및 플래너 게이트 전극을 동시에 형성하여 메모리 소자를 제공한다.
이와 같이, 동일 단계에서 서로 다른 영역에 존재하는 형태가 다른 게이트 전극을 동시에 형성함으로써, 공정의 단계를 절감시키면서도 우수한 특성을 갖는 메모리 소자를 제공할 수 있다. 따라서, 공정의 효율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 셀 영역 및 상기 셀 영역과 분리된 주변 회로 영역을 포함하는 반도체 기판에서 메모리 소자를 형성하는 방법에 있어서,
    상기 기판의 상기 셀 영역 내에 리세스 게이트홀들을 형성하는 단계;
    상기 리세스된 게이트 홀들 및 상기 주변 영역 내에 게이트 산화막을 형성하는 단계;
    상기 셀 영역 및 상기 주변 영역 내에 형성된 상기 게이트 산화막 상에 게이트층을 형성하는 단계; 및
    상기 셀 영역 내에 리세스된 셀 게이트 구조물들 및 상기 주변 영역 내에 플래너 셀 게이트 구조물들을 형성하기 위해 상기 게이트층 및 상기 게이트 산화막을 동시에 패터닝하는 단계를 포함하는 메모리 소자 형성방법.
  2. 제1항에 있어서, 상기 셀 영역 내의 상기 셀 게이트 구조물들 및 상기 주변 영역의 상기 플래너 셀 게이트 구조물들 상에 동시에 스페이서 구조물들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  3. 제1항에 있어서, 상기 리세스 게이트 홀들을 형성하는 단계 전에,
    상기 기판의 셀 영역 및 주변 영역 내에 패드 산화막, 식각 저지층 및 보호 산화막을 순차적으로 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  4. 제3항에 있어서, 상기 보호 산화막, 식각 저지층 및 패드 산화막을 식각하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  5. 제4항에 있어서, 상기 셀 영역 내의 셀 게이트 구조물들 및 상기 주변 영역 내의 플래너 셀 게이트 구조물들 상에 스페이서 구조물들을 형성하는 단계를 더 구비하되,
    상기 식각 단계는 상기 스페이서 구조물들을 형성하는 단계 이후에 수행되는 것을 특징으로 하는 메모리 소자 형성방법.
  6. 제1항에 있어서, 상기 기판의 주변 영역 내에 코발트 실리사이드막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  7. 셀 영역 및 상기 셀 영역과 분리된 주변 회로 영역을 포함하는 반도체 기판에 메모리 소자를 형성하는 방법에 있어서,
    상기 기판의 셀 영역 및 주변 영역 내에 리세스 게이트 홀들을 형성하는 단계;
    상기 리세스 게이트 홀들 내에 게이트 산화막을 형성하는 단계;
    상기 셀 영역 및 주변 영역 내의 게이트 산화막 상에 게이트층을 형성하는단계; 및
    상기 셀 영역 및 주변 영역 내에 리세스된 셀 게이트 구조물들을 형성하기 위해 상기 게이트층 및 상기 게이트 산화막을 동시에 패터닝하는 단계를 포함하는 메모리 소자 형성방법.
  8. 제7항에 있어서, 상기 셀 영역 및 주변 영역 내의 상기 셀 게이트 구조물들 상에 동시에 스페이서 구조물들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  9. 제7항에 있어서, 상기 리세스 게이트 홀들을 형성하는 단계 전에,
    상기 기판의 셀 영역 및 주변 영역 내에 패드 산화막, 식각 저지층 및 보호 산화막을 순차적으로 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  10. 제9항에 있어서, 상기 보호 산화막, 식각 저지층 및 패드 산화막을 식각하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  11. 제10항에 있어서, 상기 셀 영역 및 상기 주변 영역 내의 셀 게이트 구조물들 상에 스페이서 구조물들을 형성하는 단계를 더 구비하되,
    상기 식각 단계는 상기 스페이서 구조물들을 형성하는 단계 이후에 수행되는것을 특징으로 하는 메모리 소자 형성방법.
  12. 셀 영역 및 상기 셀 영역과 분리된 주변 회로 영역을 포함하는 반도체 기판에 메모리 소자를 형성하는 방법에 있어서,
    상기 반도체 기판 상에 희생층을 형성하는 단계;
    상기 셀 영역 상의 희생층 내에 일련의 제1 게이트 패턴들을 형성하는 단계;
    상기 주변 영역 상의 희생층 내에 게이트 형성홀을 형성하는 단계;
    상기 일련의 제1 게이트 패턴들을 이용하여 기판의 셀 영역 내에 리세스 게이트 홀들을 형성하는 단계;
    상기 리세스된 게이트 홀들 및 상기 게이트 형성홀 내에 게이트 산화막을 형성하는 단계;
    상기 셀 영역 및 주변 영역 내의 게이트 산화막 상에 게이트층을 형성하는 단계; 및
    상기 주변 영역의 셀 게이트 구조물들 및 상기 셀 영역의 리세스된 셀 게이트 구조물들을 형성하기 위해 상기 희생층을 제거하는 단계를 포함하는 메모리 소자 형성방법.
  13. 제12항에 있어서, 상기 셀 영역의 리세스된 셀 게이트 구조물들 및 주변 영역 내의 상기 셀 게이트 구조물들 상에 동시에 스페이서 구조물들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  14. 메모리셀 영역 및 주변 회로 영역으로 나누어진 기판;
    상기 메모리셀 영역 내에 형성된 리세스된 게이트들을 포함하는 복수개의 메모리셀들; 및
    상기 주변 회로 영역 내에 존재하며, 소오스 영역 및 드레인 영역 사이에 형성된 채널 영역, 상기 채널 영역 상에 배치된 게이트 구조물 및 상기 소오스 및 드레인 영역들 상에 형성된 저항감소층을 포함하는 적어도 하나의 트랜지스터를 구비하는 것을 특징으로 하는 메모리 소자.
  15. 제14항에 있어서, 상기 저항감소층은 코발트를 포함하는 것을 특징으로 하는 메모리 소자.
  16. 제15항에 있어서, 상기 저항감소층은 코발트-실리콘 물질을 포함하는 것을 특징으로 하는 메모리 소자.
  17. 제14항에 있어서, 상기 소오스/드레인 영역들 및 저항감소층 사이에 노출된 에피 성장 실리콘 구조물을 더 구비하는 것을 특징으로 하는 메모리 소자.
  18. 제17항에 있어서, 상기 에피 성장 실리콘 구조물은 선택적인 에피 성장(selective epitaxial growing; SEG) 방식에 의해 형성되는 것을 특징으로 하는 메모리 소자.
  19. 메모리셀 영역 및 주변 영역을 포함하는 기판 상에 메모리 소자를 형성하는 방법에 있어서,
    상기 메모리셀 영역 내의 복수개의 메모리셀들 및 상기 주변 영역 내의 복수개의 트랜지스터들의 범위를 한정하는 고립 구조물들을 성장시키는 단계;
    상기 메모리셀 영역 및 주변 영역을 포함하는 상기 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 식각 저지층을 형성하는 단계;
    상기 패드 산화막 상에 보호 산화막을 형성하는 단계;
    상기 보호 산화막 상에 포토레지스트층을 도포하는 단계;
    상기 메모리셀 영역 내의 포토레지스트층에 리세스 마스크를 형성하는 단계;
    복수개의 리세스된 게이트 홀들을 형성하기 위해 상기 리세스 마스크를 이용하여 상기 메모리셀 영역 내의 기판을 식각하는 단계;
    상기 보호 산화막, 패드 산화막 및 식각 저지층을 제거하는 단계;
    상기 메모리셀 영역의 복수개의 리세스된 게이트 홀들의 내면을 포함하는 상기 메모리셀 영역 및 상기 주변 영역 상에 게이트 산화막을 형성하는 단계;
    복수개의 리세스된 게이트 홀들을 포함하는 상기 게이트 산화막 상에 게이트층을 형성하는 단계; 및
    상기 복수개의 메모리셀들을 위한 리세스된 게이트들 및 상기 주변 영역 내의 복수개의 트랜지스터들을 위한 플래너 게이트들을 동시에 형성하는 단계를 포함하는 메모리 소자 형성방법.
  20. 제19항에 있어서, 상기 메모리 셀 영역 내의 기판 고립 영역에 이온 주입하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  21. 제19항에 있어서, 상기 복수개의 메모리 셀들 내에 문턱(threshold) 이온 주입하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  22. 제19항에 있어서, 상기 복수개의 메모리 셀들 내에 소오스/드레인 이온 주입하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  23. 제19항에 있어서, 상기 복수개의 메모리 셀들 및 상기 주변 영역의 복수개의 트랜지스터 상에 동시에 스페이서들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  24. 제23항에 있어서, 상기 복수개의 메모리 셀들 상에 스페이서들을 형성한 후에,
    상기 주변 영역의 트랜지스터 상에 코발트 실리콘층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  25. 제23항에 있어서, 상기 코발트 실리콘층을 형성하는 단계는,
    상기 셀 영역 상에 도포층을 유지(maintaining)하는 단계;
    상기 주변 영역의 복수개의 트랜지스터 상에 에피 구조물을 선택적으로 성장시키는 단계; 및
    상기 에피 구조물 상에 상기 코발트 실리콘층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 소자 형성방법.
  26. 셀 영역 및 주변 영역으로 나누어진 기판;
    셀 영역 내에 형성되고, 각각 리세스된 게이트 구조물을 갖는 복수개의 메모리 셀들; 및
    상기 주변 영역 내에 존재하고, 각각 리세스된 게이트 구조물을 갖는 복수개의 트랜지스터를 포함하는 메모리 소자.
  27. 제26항에 있어서, 상기 셀 영역 내의 메모리 셀들의 게이트들 및 상기 주변 영역 내의 셀들의 게이트들은 동시에 형성되는 것을 특징으로 하는 메모리 소자.
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CNA031597610A CN1577802A (zh) 2003-07-14 2003-09-24 具有凹入的栅极电极的半导体器件的集成方法
GB0327716A GB2404083B (en) 2003-07-14 2003-11-28 Integration method of a semiconductor device having a recessed gate electrode
DE10359493A DE10359493B4 (de) 2003-07-14 2003-12-18 Integrationsverfahren für eine Halbleitervorrichtung mit einer vertieften Gate-Elektrode
JP2004205215A JP4477953B2 (ja) 2003-07-14 2004-07-12 メモリ素子の製造方法
US11/195,525 US20050275014A1 (en) 2003-07-14 2005-08-01 Integration method of a semiconductor device having a recessed gate electrode

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603931B1 (ko) * 2005-01-25 2006-07-24 삼성전자주식회사 반도체 소자 제조방법
KR100704475B1 (ko) * 2005-12-28 2007-04-09 주식회사 하이닉스반도체 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100752661B1 (ko) * 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
US8338253B2 (en) 2009-09-30 2012-12-25 Hynix Semiconductor Inc. Forming a buried word line and connection pad for memory apparatus
US8736017B2 (en) 2009-01-30 2014-05-27 SK Hynix Inc. Semiconductor device and method for fabricating the same

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500472B1 (ko) * 2003-10-13 2005-07-12 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 형성방법
KR100615593B1 (ko) * 2004-05-06 2006-08-25 주식회사 하이닉스반도체 리세스채널을 구비한 반도체소자의 제조 방법
KR100608369B1 (ko) * 2004-11-08 2006-08-09 주식회사 하이닉스반도체 주변영역에의 모스펫 소자 제조방법
JP4944766B2 (ja) * 2005-02-25 2012-06-06 スパンション エルエルシー 半導体装置及びその製造方法
US7384849B2 (en) * 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7214621B2 (en) * 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
JP2006339476A (ja) 2005-06-03 2006-12-14 Elpida Memory Inc 半導体装置及びその製造方法
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
US8338887B2 (en) 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100673144B1 (ko) * 2005-07-15 2007-01-22 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100625126B1 (ko) * 2005-08-16 2006-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
KR100711520B1 (ko) * 2005-09-12 2007-04-27 삼성전자주식회사 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법.
KR100703027B1 (ko) 2005-09-26 2007-04-06 삼성전자주식회사 리세스 게이트 형성 방법
KR100689840B1 (ko) * 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US8008144B2 (en) * 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
TWI298179B (en) * 2006-05-19 2008-06-21 Promos Technologies Inc Metal oxide semiconductor transistor and method of manufacturing thereof
TWI300975B (en) 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
JP4560820B2 (ja) 2006-06-20 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
KR100919433B1 (ko) * 2006-06-29 2009-09-29 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP4600834B2 (ja) * 2006-07-13 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
JP4507119B2 (ja) * 2006-07-20 2010-07-21 エルピーダメモリ株式会社 半導体装置およびその製造方法
US7883965B2 (en) * 2006-07-31 2011-02-08 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR100761354B1 (ko) 2006-10-02 2007-09-27 주식회사 하이닉스반도체 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법
US7948052B2 (en) * 2006-12-18 2011-05-24 Spansion Llc Dual-bit memory device having trench isolation material disposed near bit line contact areas
JP4609814B2 (ja) * 2006-12-28 2011-01-12 エルピーダメモリ株式会社 半導体装置の製造方法
KR100847308B1 (ko) * 2007-02-12 2008-07-21 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US7745876B2 (en) * 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
JP4299866B2 (ja) 2007-03-02 2009-07-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102007045734B3 (de) * 2007-09-25 2008-11-13 Qimonda Ag Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis
KR100942983B1 (ko) * 2007-10-16 2010-02-17 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
TWI355069B (en) * 2007-11-06 2011-12-21 Nanya Technology Corp Dram device
JP2009231772A (ja) * 2008-03-25 2009-10-08 Nec Electronics Corp 半導体装置の製造方法および半導体装置
KR20100031854A (ko) * 2008-09-16 2010-03-25 삼성전자주식회사 셀 영역과 코아/페리 영역간에 서로 다른 게이트 스택들을 갖는 집적 회로 반도체 소자 및 그 제조방법
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
KR101131890B1 (ko) 2009-10-09 2012-04-03 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 제조방법
KR20110082387A (ko) * 2010-01-11 2011-07-19 삼성전자주식회사 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자
KR101758312B1 (ko) * 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
US8530306B2 (en) * 2011-05-27 2013-09-10 Nanya Technology Corp. Method of forming a slit recess channel gate
US8659079B2 (en) * 2012-05-29 2014-02-25 Nanya Technology Corporation Transistor device and method for manufacturing the same
KR102540965B1 (ko) * 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자
US11502181B2 (en) * 2019-11-08 2022-11-15 Nanya Technology Corporation Semiconductor device and method for fabricating the same
WO2023272584A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Peripheral circuit having recess gate transistors and method for forming the same
CN113632169A (zh) * 2021-06-30 2021-11-09 长江存储科技有限责任公司 具有凹陷栅极晶体管的外围电路及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755592B2 (ja) * 1988-02-23 1998-05-20 株式会社東芝 半導体記憶装置およびその製造方法
US5677219A (en) * 1994-12-29 1997-10-14 Siemens Aktiengesellschaft Process for fabricating a DRAM trench capacitor
JP2751909B2 (ja) 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5777370A (en) * 1996-06-12 1998-07-07 Advanced Micro Devices, Inc. Trench isolation of field effect transistors
US6214670B1 (en) * 1999-07-22 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for manufacturing short-channel, metal-gate CMOS devices with superior hot carrier performance
JP3530104B2 (ja) * 2000-04-19 2004-05-24 沖電気工業株式会社 半導体集積回路装置の製造方法
US6555895B1 (en) * 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
JP4635333B2 (ja) 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
US6498062B2 (en) * 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
US6429068B1 (en) 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
US6818947B2 (en) * 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
KR100468771B1 (ko) * 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603931B1 (ko) * 2005-01-25 2006-07-24 삼성전자주식회사 반도체 소자 제조방법
KR100752661B1 (ko) * 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
KR100704475B1 (ko) * 2005-12-28 2007-04-09 주식회사 하이닉스반도체 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법
US7381605B2 (en) 2005-12-28 2008-06-03 Hynix Semiconductor, Inc. Method for fabricating semiconductor device with dual poly-recess gate
US8736017B2 (en) 2009-01-30 2014-05-27 SK Hynix Inc. Semiconductor device and method for fabricating the same
US8338253B2 (en) 2009-09-30 2012-12-25 Hynix Semiconductor Inc. Forming a buried word line and connection pad for memory apparatus
US8698233B2 (en) 2009-09-30 2014-04-15 SK Hynix Inc. Buried word line and connection pad for memory device

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