KR100942983B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 패싱게이트효과(Passing Gate Effect)를 완화시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 소자는 소자분리영역과 복수의 활성영역이 정의된 기판; 상기 소자분리영역의 기판상에 형성된 간섭방지막 및 상기 활성영역과 간섭방지막을 동시에 가로지르는 게이트라인을 포함하고 있으며, 이를 통하여 메인게이트와 패싱게이트 사이의 물리적인 거리를 증가시킴으로써, 패싱게이트효과를 완화시킬 수 있는 효과가 있다.
패싱게이트효과, 절연막, 간섭방지막

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 패싱게이트효과(Passing Gate Effect)를 완화시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
현재 반도체 소자가 고집적화됨에 따라 게이트의 채널 면적의 감소로 인하여 발생되는 문턱전압(Theshold Voltage) 또는 리프레쉬(Refresh)와 같은 반도체 소자의 전기적특성을 향상시키기 위해 기판을 선택적으로 일부 두께 식각하여 채널길이를 증가시키는 리세스 게이트 구조를 도입 및 적용하고 있다.
도 1a는 종래기술에 따른 반도체 소자를 도시한 평면도이고, 도 1b는 종래기술에 따른 반도체 소자를 도 1a의 X-X` 절취선에 따라 도시한 단면도이다.
도 1a 및 도 1b를 참조하여, 종래기술에 따른 리세스게이트를 갖는 반도체 소자의 제조방법을 설명하면, 소자분리막(12)으로 인해 소자분리영역과 활성영 역(13)이 정의된 기판(11)을 선택적으로 식각하여 리세스패턴(14)을 형성한다. 그 다음, 리세스패턴(14) 표면에 게이트절연막(15)을 형성한 후, 리세스패턴(14)을 포함하는 기판 전면에 폴리실리콘막(13), 텅스텐막(17) 및 게이트하드마스크막(18)을 형성한 후, 패터닝하여 게이트라인(Gate Line, GL)을 형성한다. 이러한 공정과정을 통하여 소자분리영역과 활성영역(13)을 동시에 가로지르는 복수의 게이트라인(GL)을 형성한다. 이때, 활성영역(13)을 지나가는 게이트라인(GL)을 메인게이트(main gate), 소자분리영역을 지나가는 게이트라인(GL)을 패싱게이트(passing gate)라고 한다.
하지만, 상술한 종래기술에서는 반도체 소자가 점점 집적화되면서 메인게이트와 패싱게이트 사이의 물리적인 거리가 감소하여 함에 패싱게이트에 인가되는 바이어스의 영향으로 인한 메인게이트의 문턱전압 변화 및 메인게이트와 패싱게이트 사이의 기생캐패시턴스(Parasitic Capacitance)가 증가하는 이른바 패싱게이트효과가 발생하는 문제점이 있다.
또한, 상술한 종래기술에서는 리세스패턴(14)을 형성하기 위한 식각공정시 소자분리막(12)의 일부가 식각되어 지는데 통상적으로 소자분리막(12)이 식각되는 깊이는 리세스패턴(14) 대비 1/3 ~ 1/2 수준까지 식각되어 지고 있다. 이러한 소자분리막(12)의 손실은 1b의 'A'영역처럼 메인게이트와 패싱게이트 사이의 물리적인 거리를 더욱 감소시켜 반도체 소자의 상술한 패싱게이트효과를 심화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 메인게이트와 패싱게이트 사이의 물리적인 거리를 증가시켜 패싱게이트효과를 완화시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 소자는 소자분리영역과 복수의 활성영역이 정의된 기판; 상기 소자분리영역의 기판상에 형성된 간섭방지막 및 상기 소자분리영역과 간섭방지막을 동시에 가로지르는 게이트라인을 포함한다. 이때, 상기 간섭방지막은 산화막, 질화막, 질화산화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 100Å ~ 1000Å 범위의 두께를 갖도록 형성할 수 있다.
또한, 상기 게이트라인은 리세스구조를 더 포함할 수 있으며, 상기 리세스구조는 다각형, 벌브형(bulb type) 및 새들형(saddle type)으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 소자의 제조방법은 소자분리영역과 활성영역이 구비된 기판상에 상기 활성영역의 기판 일부를 노출시키는 간섭방지막패턴을 형성하는 단계; 상기 간섭방지막패턴을 포함하는 결과물 전면에 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 게이트 하드마스크막을 형성하는 단계 및 상기 게이트하드마스크막, 게이트도전막 및 간섭방지막패턴을 선택적으로 식각하여 상기 소자분리영역과 활성영역을 동시에 가로지르는 복수의 게이트라인을 형성하는 단계를 포함한다.
상기 간섭방지막패턴은 산화막, 질화막, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 100Å ~ 1000Å 범위의 두께를 갖도록 형성할 수 있다.
상기 게이트도전막을 형성하는 단계는, 상기 간섭방지막패턴을 포함하는 결과물 전면에 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막을 평탄화하는 단계 및 상기 평탄화된 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계를 포함할 수 있으며, 상기 제1게이트도전막은 폴리실리콘막을 포함할 수 있다.
또한, 상기 간섭방지막패턴을 식각장벽으로 상기 활성영역의 기판을 식각하여 리세스패턴을 형성하는 단계를 더 포함할 수 있으며, 상기 리세스패턴은 다각형, 벌브형 및 새들형으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수 있다.
본 발명은 게이트라인이 지나가는 소자분리영역의 기판상에 간섭방지막을 형성하여 메인게이트와 패싱게이트 사이의 물리적인 거리를 증가시킴으로써, 패싱게이트효과를 완화시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도 1a에 도시된 X-X`절취선 및 Y-Y`절취선을 따라 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 소자분리영역(22)으로 인하여 복수의 활성영역(23)이 정의된 기판(21), 소자분리영역(22)의 기판(21)상에 형성된 간섭방지막(25A) 및 활성영역(23)과 간섭방지막(25A)을 동시에 가로지르는 복수의 게이트라인을 포함한다.
간섭방지막(25A)은 활성영역(23)을 지나가는 게이트라인 즉, 메인게이트와 소자분리영역(22)을 지나가는 게이트라인 즉, 패싱게이트 사이의 물리적인 거리를 증가시켜 패싱게이트효과를 완화시키기 위한 것으로, 절연특성을 갖는 모든 물질을 사용할 수 있으며, 100Å ~ 1000Å 범위의 두께를 갖도록 형성할 수 있다.
예를 들어, 간섭방지막(25A)으로는 산화막, 질화막, 질화산화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라 즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)을 사용할 수 있고, 질화막으로는 실리콘질화막(Si3N4)를 사용할 수 있으며, 탄소함유막으로는 비정질탄소막(Amorphous Carbon Layer, ACL) 또는 카본리치폴리머막(Carbon Rich Polymer)을 사용할 수 있다.
한편, 도면에 도시되어 있지는 않지만, 공정스탭(process step)에 따라 간섭방지막(25A)은 패싱게이트와 소자분리영역(22)의 기판(21) 사이에 형성된 게이트절연막을 포함하고 있을 수도 있다.
활성영역(23)과 간섭방지막(25A)을 동시에 가로지르는 게이트라인은 활성영역(23)의 기판(21)에 형성된 리세스구조를 더 포함할 수 있다. 이때, 리세스구조는 다각형, 벌브형 및 새들형으로 이루어진 그룹으로부터 선택된 어느 한 리세스구조일 수 있다. 여기서, 벌브형은 상부보다 하부가 넓은 구조를 갖는 리세스구조를 의미하는데, 일반적으로 하부는 둥근형태를 갖는다. 그리고, 새들형은 바닥면에 핀(fin)과 같은 돌기가 형성된 리세스구조를 의미한다.
또한, 게이트라인은 게이트절연막(26), 제1게이트도전막(27), 제2게이트도전막(28) 및 게이트하드마스크막(29)이 적층된 구조로 형성할 수 있다. 이때, 게이트절연막(26)은 실리콘산화막으로 형성할 수 있으며, 제1게이트도전막(27)은 게이트절연막(26) 예컨대, 실리콘산화막과 계면특성이 우수한 폴리실리콘막으로 형성할 수 있다. 제2게이트도전막(28)은 폴리실리콘막, 텅스텐 또는 니켈과 같은 금속막, 티타늄질화막과 같은 도전성 금속질화막 및 텅스텐실리사이드 또는 니켈실리사이드 와 같은 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 게이트하드마스크막(29)은 산화막, 질화막, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
이와 같이, 본 발명은 게이트라인이 지나가는 소자분리영역(22)의 기판(21)상에 간섭방지막(25A)을 형성하여 메인게이트와 패싱게이트 사이의 물리적인 거리를 증가시킴으로써, 패싱게이트효과를 완화시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(21)상에 패드산화막 및 패드질화막을 포함하는 하드마스크패턴을 형성한 후, 하드마스크패턴을 식각장벽으로 트렌치를 형성한다.
다음으로, 트렌치 표면에 측벽산화막(xall oxide), 라이너질화막(liner nitride) 및 라이너산화막(liner oxide)을 형성한 후, 트렌치 내부를 소자분리막용 절연막으로 갭필한다. 이때, 소자분리막용 절연막은 산화막 예컨대, 고밀도플라즈마(High Density Plasma, HDP)산화막 또는 스핀온절연막(Spin On Dielectron, SOD)으로 형성할 수 있다.
다음으로, 패드질화막이 노출되도록 소자분리막용 절연막을 평탄화한 후, 하드마스크패턴을 제거하여 소자분리막을 형성한다.
여기서, 기판(21)에 소자분리막이 형성된 영역이 소자분리영역(22)이며, 소 자분리영역(22) 이외의 기판(21)이 활성영역(23)으로 정의된다.
다음으로, 소자분리영역(22)과 활성영역(23)이 구비된 기판(21)상에 간섭방지막용 절연막을 증착한다. 이때, 간섭방지막용 절연막은 산화막, 질화막, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
여기서, 간섭방지막용 절연막은 후속공정을 통하여 형성될 메인게이트와 패싱게이트 사이의 물리적인 거리를 증가시켜 패싱게이트효과를 완화시키는 역할을 수행한다. 또한, 후속 리세스패턴을 형성하기 위한 식각공정시 식각장벽으로 작용한다. 이때, 리세스패턴을 형성하기 위한 식각공정시 간섭방지막용 절연막의 일부가 손실될 수 있기 때문에 식각공정 이후에 패싱게이트효과를 효과적으로 완화시키기 위하여 적어도 100Å 이상의 간섭방지막용 절연막이 잔류하는 것이 바람직하다. 따라서, 간섭방지막용 절연막은 100Å ~ 1000Å 범위의 두께를 갖도록 형성하는 것이 바람직하다.
다음으로, 간섭방지막용 절연막을 선택적으로 식각하여 활성영역(23)의 기판(21) 일부를 노출시키는 간섭방지막패턴(25)을 형성한다.
도 3b에 도시된 바와 같이, 간섭방지막패턴(25)을 식각장벽으로 활성영역(23)의 기판(21)을 식각하여 리세스패턴(24)을 형성한다. 이때, 리세스패턴(24)은 도면에 도시된 사각형 대신에 다각형, 벌브형 및 새들형으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수 있다.
다음으로, 간섭방지막패턴(25)으로 인하여 노출된 활성영역(23)의 기판(21) 표면에 게이트절연막(26)을 형성한다. 이때, 게이트절연막(26)은 열산화법(thermal oxidation)을 사용하여 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 게이트절연막(26)을 포함하는 결과물 전면에 제1게이트도전막(27)을 형성한다. 이때, 제1게이트도전막(27)은 게이트절연막(26) 예컨대, 실리콘산화막과 계면특성이 우수한 폴리실리콘막으로 형성할 수 있다.
다음으로, 간섭방지막패턴(25)으로 인하여 형성된 제1게이트도전막(27)의 단차를 제거하기 위하여 제1게이트도전막(27)을 평탄화한다. 이때, 평탄화는 화학적기계적연마법을 사용하여 실시할 수 있다.
도 3c에 도시된 바와 같이, 평탄화된 제1게이트도전막(27) 상에 제2게이트도전막(28)을 형성한다. 이때, 제2게이트도전막(28)은 폴리실리콘막, 텅스텐 또는 니켈과 같은 금속막, 티타늄질화막과 같은 도전성 금속질화막 및 텅스텐실리사이드 또는 니켈실리사이드와 같은 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제2게이트도전막(28) 상에 게이트하드마스크막(29)을 형성한다. 이때, 게이트하드마스크막(29)은 산화막, 질화막, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트하드마스크막(29) 상에 하드마스크패턴을 형성한 후, 하드마스크패턴을 식각장벽으로 게이트하드마스크막(29), 제2게이트도전막(28), 제1게 이트도전막(27) 및 간섭방지막패턴(25)을 식각하여 소자분리영역(22)과 활성영역(23)을 동시에 가로지르는 복수의 게이트라인을 형성한다.
이때, 소자분리영역(22)을 지나가는 게이트라인은 소자분리영역(22)의 기판(21)상에 형성된 간섭방지막패턴(25)을 포함하게 된다. 즉, 패싱게이트와 기판(21) 사이에 간섭방지막(25A)을 형성함으로써, 메인게이트와 패싱게이트 사이의 물리적인 거리를 증가시켜 패싱게이트효과를 완화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 반도체 소자를 도시한 평면도.
도 1b는 종래기술에 따른 반도체 소자를 도 1a에 도시된 X-X`절취선을 따라 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도 1a의 X-X`절취선 및 Y-저절취선을 따라 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도 1a의 X-X`절취선 및 Y-Y`절취선을 따라 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 22 : 소자분리영역
23 : 활성영역 24 : 리세스패턴
25 : 간섭방지막패턴 25A : 간섭방지막
26 : 게이트절연막 27 : 제1게이트도전막
28 : 제2게이트도전막 29 : 게이트하드마스크막

Claims (13)

  1. 소자분리영역과 복수의 활성영역이 정의된 기판;
    상기 활성영역과 상기 소자분리영역을 동시에 가로지르는 게이트라인; 및
    상기 게이트라인과 상기 소자분리영역 사이에만 개재된 간섭방지막
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 간섭방지막은 산화막, 질화막, 질화산화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성된 반도체 소자.
  3. 제1항에 있어서,
    상기 간섭방지막은 100Å ~ 1000Å 범위의 두께를 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트라인은 리세스구조를 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 리세스구조는 다각형, 벌브형(bulb type) 및 새들형(saddle type)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트라인은,
    기판상에 형성된 게이트절연막;
    상기 게이트절연막 상에 형성되며, 폴리실리콘막을 포함하는 게이트도전막; 및
    상기 게이트도전막 상에 형성된 게이트하드마스크막
    을 포함하는 반도체 소자.
  7. 소자분리영역과 활성영역이 구비된 기판상에 상기 활성영역의 기판 일부를 노출시키는 간섭방지막패턴을 형성하는 단계;
    상기 간섭방지막패턴을 포함하는 결과물 전면에 게이트도전막을 형성하는 단계; 및
    상기 게이트도전막 및 상기 간섭방지막패턴을 선택적으로 식각하여 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 복수의 게이트라인을 형성함과 동시에 상기 게이트라인과 상기 소자분리영역 사이에만 상기 간섭방지막패턴을 잔류시키는 단계
    를 포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 간섭방지막패턴은 산화막, 질화막, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성하는 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 간섭방지막패턴은 100Å ~ 1000Å 범위의 두께를 갖도록 형성하는 반도체 소자의 제조방법.
  10. 제7항에 있어서,
    상기 게이트도전막을 형성하는 단계는,
    상기 간섭방지막패턴을 포함하는 결과물 전면에 제1게이트도전막을 형성하는 단계;
    상기 제1게이트도전막을 평탄화하는 단계; 및
    상기 평탄화된 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 제1게이트도전막은 폴리실리콘막을 포함하는 반도체 소자의 제조방법.
  12. 제7항에 있어서,
    상기 간섭방지막패턴을 식각장벽으로 상기 활성영역의 기판을 식각하여 리세스패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 리세스패턴은 다각형, 벌브형 및 새들형으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성하는 반도체 소자의 제조방법.
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