KR100247696B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법으로 박막트렌지스터 로드 셀(TFT load cell) 등에 있어서 드라이브 트렌지스터의 게이트와 박막트렌지스터의 게이트를 단일층을 이용하여 제조하므로서 공정을 단순화하며 또한 박막트렌지스터의 소스 및 드레인을 측벽(sidewall spacer)을 이용하여 구성하므로서 단위면적에 대비하여 길어진 채널을 갖는 박막트렌지스터를 구현한다.
이를 위하여 본 발명에 따른 반도체장치의 제조방법은 반도체 기판상에 층간절연층으로 제 1 절연층을 게이트가 형성될 부위를 포함할 수 있는 충분한 두께를 갖도록 증착하는 단계와, 게이트형성 부위 보다 작은 디멘션을 갖는 마스크를 이용한 사진식각공정을 실시하여 제 1 절연층의 일부를 반도체 기판이 노출되도록 제거하는 단계와, 노출된 반도체 기판의 표면 및 노출된 제 1 절연층의 측면 및 표면에 제 2 절연층인 게이트 산화막을 형성하는 단계와, 제 2 절연층의 표면 및 측면에 게이트를 형성하기 위하여 제 1 절연층의 두께보다 높게 제 1 도전층을 형성하는 단계와, 게이트 형성용 마스크를 이용한 사진식각공정을 실시하여 제 1 도전층의 소정 부위를 제거하여 게이트를 형성하는 단계와, 게이트의 노출 부위에 제 3 절연막을을 형성하는 단계와, 제 3 절연막상에 도핑되지 아니한 폴리실리콘층을 형성한 다음 게이트의 측면부위의 제 3 절연막의 측면에 제 2 도전층의 일부를 제거하여 측벽을 형성하는 단계와, 측벽의 일부 부위에 소스/드레인 형성용 마스크를 이용하여 소스/드레인을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체 박막트랜지스터 제조방법에 관한 것으로서, 특히 게이트가 하단에 위치한 박막트랜지스터의 제조방법에 있어서 박막트렌지스터 로드 셀(TFT load cell) 등에 있어서 드라이브 트렌지스터의 게이트와 박막트렌지스터의 게이트를 단일층을 이용하여 제조하므로서 공정을 단순화하며 또한 박막트렌지스터의 소스 및 드레인을 측벽(sidewall spacer)을 이용하여 구성하므로서 단위면적에 대비하여 길어진 채널을 갖는 박막트렌지스터를 구현하는 방법을 제공한다.
일반적으로 S램 소자에서 부하 저항으로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시킨다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조공정도이다.
도 1a를 참조하면, 기판(11) 상에 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 게이트(13)를 형성한다. 상기에서 기판(11)은 구동트랜지스터가 형성된 반도체웨이퍼를 덮는 층간절연막일 수도 있다.
기판(11) 상에 산화실리콘을 CVD 방법으로 게이트(13)을 덮도록 증착하여
게이트절연막(15)을 형성하고, 이 게이트절연막(15) 상에 다결정실리콘을 CVD 방법으로 증착하여 활성층(17)을 형성한다.
도 1b를 참조하면, 활성층(17) 상에 포토레지스트를 도포한 후 노광 및 현상하여 포토레지스트 패턴(19)을 형성한다. 이 때, 포토레지스트 패턴(19)은 게이트(13)에 대해 비대칭적으로 대응되는 데, 이 포토레지스트 패턴(19)의 일측면은 게이트(13)의 일측면과 일치되고 타측면은 게이트(13)의 타측면에서 측면으로 소정 부분 연장되게 형성된다.
포토레지스트 패턴(19)을 마스크로 사용하여 활성층(17)의 노출된 부분에 붕소 또는 BF2등의 P형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(23)을 형성한다. 활성층(17)의 불순물이 주입되지 않은 부분은 채널영역(25)과 오프셋영역(offset region : 27)이 된다. 상기에서 활성층(25)의 게이트(13)와 대응하는 부분은 채널영역(25)이 되고, 게이트(13)의 타측면에서 측면으로 소정 부분 연장되게 형성된 부분은 오프셋영역(offset region : 27)이 된다.
도 1c를 참조하면, 포토레지스트 패턴(19)을 제거하여 채널영역(25)과 오프셋영역(offset region : 27)을 노출시킨다.
상술한 바와 같이 형성된 박막트랜지스터는 게이트(13)와 불순물영역(23)의 드레인으로 사용되는 부분 사이가 오프셋영역(27)에 의해 이격되므로 대기시 게이트(13)전극의 포텐샬에 의한 전자, 홀 쌍의 생성을 억제하여 누설전류를 감소시킨다. 즉, 오프-전류(off-current)를 감소시켜 전력의 소모를 감소시킨다.
오프셋영역을 가지면 게이트와 드레인의 거리가 도면에서와 같이 멀어지게 되며 따라서 게이트전극의 포텐샬에 의한 전자, 홀 쌍의 생성을 억제하여 누설전류를 감소시키는 효과를 갖게되지만 불순물영역을 형성하기 위한 포토레지스트 패턴의 정렬 상태에 따라 오프셋 영역의 길이가 변화하여 소자의 특성변화가 심한 문제점을 가지고 있다.
또한 위에서 설명한 바와같은 종래의 기술로 제조된 박막트랜지스터는 박박트렌지스터 구성에 2 개의 층이 필요하며 일정한 단위면적에서 채널영역의 길이가 짧아지므로 소자의 집적도가 증가할수록 불리한 문제점이 있다.
따라서, 본 발명의 목적은 박막트렌지스터 로드 셀(TFT load cell) 등에 있어서 드라이브 트렌지스터의 게이트와 박막트렌지스터의 게이트를 단일층을 이용하여 제조하므로서 공정을 단순화하며 또한 박막트렌지스터의 소스 및 드레인을 측벽(sidewall spacer)을 이용하여 구성하므로서 단위면적에 대비하여 길어진 채널을 갖는 박막트렌지스터를 구현하는 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체 기판상에 층간절연층으로 제 1 절연층을 게이트가 형성될 부위를 포함할 수 있는 충분한 두께를 갖도록 증착하는 단계와, 게이트형성 부위 보다 작은 디멘션을 갖는 마스크를 이용한 사진식각공정을 실시하여 제 1 절연층의 일부를 반도체 기판이 노출되도록 제거하는 단계와, 노출된 반도체 기판의 표면 및 노출된 제 1 절연층의 측면 및 표면에 제 2 절연층인 게이트 산화막을 형성하는 단계와, 제 2 절연층의 표면 및 측면에 게이트를 형성하기 위하여 제 1 절연층의 두께보다 높게 제 1 도전층을 형성하는 단계와, 게이트 형성용 마스크를 이용한 사진식각공정을 실시하여 제 1 도전층의 소정 부위를 제거하여 게이트를 형성하는 단계와, 게이트의 노출 부위에 제 3 절연막을을 형성하는 단계와, 제 3 절연막상에 도핑되지 아니한 폴리실리콘층을 형성한 다음 게이트의 측면부위의 제 3 절연막의 측면에 제 2 도전층의 일부를 제거하여 측벽을 형성하는 단계와, 측벽의 일부 부위에 소스/드레인 형성용 마스크를 이용하여 소스/드레인을 형성하는 것으로 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 제조 공정도이며, 도 3 은 본 발명에 의해 제조된 게이트의 측벽에 소스/드레인을 갖는 박막트렌지스터의 평면도이다..
도 2a를 참조하면, 소자가 형성된, 특히 구동트랜지스터가 형성된 반도체웨이퍼를 덮는 층간절연막인 실리콘 기판(20)상에 층간절연층으로 제 1 절연층인 산화막(21)을 게이트가 형성될 부위를 포함할 수 있는 충분한 두께를 갖도록 증착한다.
도 2b를 참조하면, 게이트형성 부위 보다 작은 디멘션을 갖는 마스크를 이용한 사진식각공정을 실시하여 제 1 절연층(21)의 일부를 기판(20)이 노출되도록 제거한다.
도 2c를 참조하면, 노출된 기판(20)의 표면 및 노출된 제 1 절연층(21)의 측면 및 표면에 제 2 절연층인 게이트 산화막(22)을 증착하여 형성한다.
도 2d를 참조하면, 제 2 절연층인 산화막(22)표면 및 측면에 게이트를 형성하기 위하여 제 1 절연층의 두께보다 높게 제 1 폴리실리콘층(23)을 증착하여 형성한 다음 형성된 폴리실리콘이 도핑되지 아니한 경우이면 게이트에 도전성을 부여하기 위하여 인, 아르세닉 등으로 도핑시킨다.
도 2e를 참조하면, 게이트 형성용 마스크를 이용한 사진식각공정을 실시하여 폴리실리콘층(23)의 소정 부위를 제거하여 게이트(23)를 형성한다. 이때의 게이트(23)는 램소자의 로드셀 등에서 드라이브 트렌지스터 및 박막트렌지스터의 공통 게이트가 된다.
도 2f를 참조하면, 게이트의 노출 부위에 제 3 절연막(24)인 게이트산화막(24)을 형성한다.
도 2g를 참조하면, 소스/드레인을 형성하기 위하여 제 3 절연막상에 N 형 또는 P 형으로 도핑된 폴리실리콘을 이용하여 제 2 폴리콘층을 형성한 다음 제 3 절연막을 식각정지용막으로 이용하여 에치백하여 제 3 절연막의 측면에 측벽(sidewall spacer, 25, 27)를 형성한다. 이때 도면상 드레인(23)의 좌측에 위치한 측벽(25)이 소스이면 우측에 위치한 측벽(27)은 드레인이 된다.
도 3은 본 발명에 의해 제조된 박막트렌지스터의 평면도로서 이를 참조하면, 중앙부에 게이트(33)가 위치하며 게이트의 양측면에 소스(35)와 드레인(37)이 도일한 레벨에 위치하고 있으며 소스(35)와 드레인(37)을 고리모양으로 연결하는 채널영역(36)이 위치하고 있다.
따라서 본 발명은 소스/드레인이 게이트(23)와 동일한 레벨에 위치하여 소자의 높이를 최소화 하며, 또한 측벽으로 박막트렌지스터의 소스/드레인을 형성하므로 단위면적에 대비하여 채널영역의 단면상 길이가 길어진 채널영역을 갖는 박막트렌지스터를 구현할 수 있고, 램소자의 로드셀(load cell) 등에서 드라이브 트렌지스터(drive transistor)의 게이트와 박막트렌지스터(thin film transistor)의 게이트를 동일한 층(layer)으로 구성하므로서 트렌지스터 제조공정의 단순화가 가능하다.
Claims (5)
- 반도체 기판상에 층간절연층으로 제 1 절연층을 게이트가 형성될 부위를 포함할 수 있는 충분한 두께를 갖도록 증착하는 단계와,상기 게이트형성 부위 보다 작은 디멘션을 갖는 마스크를 이용한 사진식각공정을 실시하여 상기 제 1 절연층의 일부를 상기 반도체 기판이 노출되도록 제거하는 단계와,상기 노출된 반도체 기판의 표면 및 노출된 상기 제 1 절연층의 측면 및 표면에 제 2 절연층인 게이트 산화막을 형성하는 단계와,상기 제 2 절연층의 표면 및 측면에 게이트를 형성하기 위하여 상기 제 1 절연층의 두께보다 높게 제 1 도전층을 형성하는 단계와,게이트 형성용 마스크를 이용한 사진식각공정을 실시하여 상기 제 1 도전층의 소정 부위를 제거하여 게이트를 형성하는 단계와,상기 게이트의 노출 부위에 제 3 절연막을을 형성하는 단계와,상기 제 3 절연막상에 도핑되지 아니한 폴리실리콘층을 형성한 다음 상기 게이트의 측면부위의 상기 제 3 절연막의 측면에 상기 제 2 도전층의 일부를 제거하여 측벽을 형성하는 단계와,상기 측벽의 일부 부위에 소스/드레인 형성용 마스크를 이용하여 소스/드레인을 형성하는 것으로 이루어진 반도체장치 제조방법.
- 청구항 1에 있어서 상기 반도체 기판은 실리콘 기판으로 반도체 소자등이 형성된 것이 특징인 반도체장치 제조방법.
- 청구항 1에 있어서 상기 제 1 절연막은 산화막을 증착하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 1 도전층은 도핑되지 아니한 폴리실리콘층을 증착하여 형성한 후 상기 게이트에 도전성을 부여하기 위하여 인 또는 아르세닉 등으로 도핑하여 형성하는 것이 특징인 반도체장치 제조방법.
- 청구항 1 에 있어서 상기 소스/드레인은 불순물을 상기 측벽의 일부에 주입하여 형성하는 것이 특징인 반도체장치 제조방법.
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