KR19980057034A - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 분야
반도체 소자 제조.
2. 발명이 해결하려고 하는 기술적 과제
SRAM셀의 노드 커패시턴스를 증대시키기 위함.
3. 발명의 해결방법의 요지
풀다운 트랜지스터의 게이트와 Vss라인 사이에 두께가 얇은 고유전막을 형성하고 상기 게이트와 Vss라인 측면에 도전체 스페이서를 형성하여 노드 커패시턴스를 증대시킴.
4. 발명의 중요한 용도
반도체 메모리 소자의 제조에 이용됨.

Description

반도체 메모리장치 및 그 제조방법
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 SRAM셀의 노드커패시턴스를 증가시키기 위한 구조 및 그 제조방법에 관한 것이다.
도 1은 플립플롭형태로 구성되는 SRAM셀의 등가회로도로서, 노드(N1, N2)는 하이(high) 또는 로우(1ow)중의 어느 한 상태에 있게 되며, 하이(H)상태일때 전하를 저장하게 된다. 이 저장용량을 노드커패시턴스(Cnode=CJ+Cox1+Cox2)라 하는데, 소자의 고집적화에 따라 이 노드커패시턴스가 감소하게 되어 SER(soft error rate) 특성이 저하되어 소자의 신뢰성을 떨어뜨리는 문제를 발생시킨다.
도 2A는 종래의 SRAM셀의 레이아웃을 도시한 것이고, 도 2B 및 도 2C는 도 2A의 A-A' 및 B-B'선에 따라 단면구조를 각각 도시한 것이다.
상기한 종래의 SRAM셀의 제조방법을 간략하게 설명하면, 반도체기판(100)상의 소정영역에 풀다운 트랜지스터(Q1, Q2)의 게이트(21)를 형성하고, 기판 전면에 평탄화절연층(23)을 형성한 후, 이를 선택적으로 식각하여 Vss콘택(Vss CT)을 노출 시키는 콘택홀을 형성하고, 그 전면에 도전층을 형성한 후 패터닝하여 Vss라인(27)을 형성한다. 이어서 기판 전면에 절연층(29)을 형성한 후, 상기 평탄화절연층(23) 및 절연층(29)을 선택적으로 식각하여 노드(N1, N2)영역인 n+영역을 노출시키는 콘택홀을 형성한 다음, 도전층을 증착하고 패터닝하여 상기 노드콘택(30)을 형성한다.
상기 종래기술에 의한 SRAM셀 구조는 메모리소자가 고집적화될 경우 그에 필요한 충분한 노드커패시턴스를 확보하기 어려운 문제가 있다.
본 발명은 풀다운 트랜지스터의 게이트와 Vss라인 사이에 두께가 얇은 고유전막을 형성하고 상기 게이트와 Vss라인 측면에 도전체 스페이서를 형성하여 노드 커패시턴스가 증대되도록 한 SRAM셀구조 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 반도체기판상의 소정영역에 형성된 트랜지스터 게이트와, 상기 트랜지스터 게이트 상부에 졀연막을 개재하여 형성되며 소정영역에서 상기 반도체기판과 접속된 도전선, 상기 도전선 측면에 형성된 도전체 스페이서, 상기 트랜지스터 게이트 상부에 형성된 도전체, 및 상기 트랜지스터 게이트 및 도전체와 상기 도전선 사이에 헝성된 고유전막을 포함하여 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체 기판상에 게이트산화막과 게이트를 차례로 형성하는 단계와, 상기 게이트를 덮도록 기판 전면에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 상기 게이트 표면을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 측면에 제1도전체 스페이서를 형성하는 단계, 상기 게이트와 제1도전체 스페이서를 포함한 상기 절연막 전면에 고유전막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 기판 소정부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 통해 기판과 접속되도록 상기 절연막 상부에 도전선을 형성하는 단계, 및 상기 도전선 측면에 제2도전체 스페이서를 형성하는 단계를 포함하여 구성된다.
도 1은 일반적인 SRAM셀의 등가회로도,
도 2A는 종래의 SRAM셀의 레이아웃,
도 2B 및 도 2C는 도 2A의 A-A' 및 B-B'선에 따른 단면구조도,
도 3A 및 도 3B는 본 발명에 의한 제1실시예에 의한 SRAM셀의 단면구조도,
도 4A 내지 도 4C는 본 발명에 의한 제1실시예에 의한 SRAM셀의 제조방법을 도시한 공정순서도,
도 5A 내지 도 5C는 본 발명에 의한 제2실시예에 의한 SRAM셀의 제조방법을 도시한 공정순서도,
도 6은 본 발명에 의한 제3실시예에 의한 SRAM셀 단면구조도,
도 7은 본 발명에 의한 제4실시예에 의한 SRAM셀의 단면구조도.
* 도면의 주요부분에 대한 부호의 설명
20 : 게이트산화막 21 : 게이트
22 : 절연막 스페이서 23 : 제1절연막
24 : 제1도전체 스페이서 25 : 고유전막
27 : Vss라인 28 : 제2도전체 스페이서
29 : 제2 절연막 30 : 노드콘택
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3A 및 도 3B에 본 발명에 의한 SRAM셀의 단면구조를 도시하였다.
본 발명에 의한 SRAM셀은 도시된 바와 같이 풀다운 트랜지스터 게이트(21)와 Vss라인(27)사이에 두께가 얇은 고유전막(24)이 형성되고, 게이트(21)와 Vss라인 (27) 각각의 측면에 도전체 스페이서(25, 28)가 형성되어 있다. 이와 같이 고유전막(24)을 얇게 형성함으로써 커패시터 절연막 두께의 큰 증가없이 유전율을 높일 수 있으며, 도전체 스페이서(25, 28)를 형성함으로써 커패시터 유효면적을 증가시킬 수 있다. 따라서 커패시턴스가 C=ε(A/t (ε : 유전막의 유전율, A ; 커패시터면적, t : 유전막 두께)에 의해 증대되게 된다.
도 3A 및 3B에서 상기 종래기술의 도 2B 및 2C와 동일한 부분은 동일한 참조부호를 붙이고 그 설명은 생략하기로 한다.
다음에 도 4A 내지 도 4C를 참조하여 본 발명의 제1실시예에 의한 SRAM셀 제조방법을 설명한다.
먼저, 도 4A와 같이 반도체기판(100)상에 게이트산화막(20)과 도전층을 형성한 후, 소정의 마스크패턴(도시하지 않음)을 이용한 사진식각공정을 통해 패터닝하여 풀다운 트랜지스터의 게이트(21)를 게이트산화막(20)을 개재하여 형성하고, 기판 전면에 제1절연막(23)을 형성한다.
이어서 도 4B와 같이 상기 제1절연막(23)을 상기 게이트 형성을 위한 마스크 패턴을 이용한 사진식각공정을 통해 선택적으로 식각하여 상기 게이트(21) 표면을 노출시키는 콘택홀을 형성한다. 이때, 네가티브 포토레지스트를 사용하면 별도의 마스크패턴을 사용하지 않고 상기 게이트형성용 마스크패턴으로 제1절연막을 패터닝할 수 있다 (상기 게이트 형성시 포지티브 포토레지스트를 사용하는 경우).
다음에 기판 전면에 도전체로서, 에컨대 폴리실리콘을 증착한 후, 이를 에치백하여 상기 게이트(21)상부의 상기 제1절연막(23)의 측면에 제1도전체 스페이서(24)를 형성한 다음, 게이트(21)와 제1도전체 스페이서(24)를 포함한 제1절연막(23) 전면에 고유전막(25)을 얇게 형성한다.
이어서 도 4C와 같이 상기 제1절연막(23)올 선택적으로 식각하여 Vss라인 콘택(26)을 형성한 후, 기판 전면에 도전층을 형성하고 이를 패터닝하여 Vss라인(27)을 형성한다. 이후, 기판 전면에 도전체를 증착하고 이를 에치백하여 도 3A에 도시된 바와 같이 Vss라인 측면에 제2도전체 스페이서(28)를 형성한다. 이후의 공정은 종래기술과 동일하므로 그 설명을 생략한다.
다음에 도 5A 내지 도 5C를 참조하여 본 발명의 제2실시예에 따른 SRAM셀 제조방법을 설명한다.
먼저, 도 5A와 같이 반도체기판(100)상에 게이트산화막(20)과 게이트(21)를 차례로 형성하고, 그 측면에 절연막 스페이서(22)를 형성한 후, 이온주입에 의해 게이트양단의 기판부위에 n+소오스 및 드레인을 형성한 다음, 기판 전면에 평탄화 절연막으로서, 예컨대 BPSG(23)를 형성한다.
이어서 도 5B와 같이 상기 절연막(23)을 상기 게이트(21)가 드러나도록 에치백한 후, 게이트(21) 및 절연막(23) 상부에 고유전막(25)을 얇게 형성한다. 이때, 고유전막(25)은 상기 게이트 측면의 절연막 스페이서(22)보다 얇게 형성한다.
다음에 도 5C와 같이 상기 고유전막(25) 및 절연막(23)을 선택적으로 식각하여 Vss라인 콘택(26)을 형성한 후, 기판 전면에 도전층을 형성하고 이를 패터닝하여 Vss라인(27)을 형성한다. 이후, 기판 전면에 도전체를 증착하고 이를 에치백하여 도 3A에 도시된 바와 같이 Vss라인 측면에 제2도전체 스페이서(28)를 형성한다.
이후의 공정은 종래기술과 동일하므로 그 설명을 생략한다.
이 경우에는, 도 5C에 도시된 바와 같이 게이트 측벽부분(S)도 커패시터로 작용하게 되므로 노드커패시턴스가 증대된다.
도 6에 본 발명의 제3실시예에 의한 SRAM셀 단면구조를 도시한 바, 도 4에 도시한 본 발명에 제1실시예의 SRAM셀 형성시 게이트 상부의 제1도전체스페이서(24' )를 HSG(hemispherical grain)폴리실리콘 또는 준안정(metastable) 폴리실리콘을 증착하고 불순물을 도핑하여 형성함으로써 그 표면에 요철을 형성하여 커패시터 유효면적을 더욱 증가시켜 노드커패시턴스를 극대화시킨다.
도 7은 본 발명의 제4실시예에 의한 SRAM셀 구조를 나타낸 것으로, 게이트(21)상부에 표면에 HSG 폴리실리콘 또는 준안정 폴리실리콘을 증착하고 도핑하여 표면에 요철부를 갖는 도전체패턴(24)을 형성하여 노드 커패시터를 증대시킬 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, SRAM셀의 노드커패시턴스가 증가되어 SER에 대한 내성이 증대되므로 SRAM의 신뢰성을 높일 수 있게 된다.

Claims (12)

  1. 반도체기판상의 소정영역에 형성된 트랜지스터 게이트와, 상기 트랜지스터 게이트 상부에 절연막을 개재하여 형성되며 소정영역에서 상기 반도체기관과 접속된 도전선, 상기 도전선 측면에 형성된 도전체 스페이서, 상기 트랜지스터 게이트 상부에 형성된 도전체 및 상기 트랜지스터 게이트 및 도전체와 상기 도전선 사이에 형성된 고유전막을 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서, 상기 트랜지스터 게이트는 에스램 셀의 풀다운 트랜지스터의 게이트임을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서, 상기 도전선은 SRAM셀의 접지라인임을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서, 상기 게이트상부의 도전체는 스페이서 형태로 게이트 상부 양끝에 형성되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1 항에 있어서, 상기 게이트상부의 도전체는 그 표면에 요철을 가지는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 1 항에 있어서, 상기 게이트상부의 도전체는 게이트와 동일한 폭으로 형성되며, 그 표면에 요철을 가지는 것을 특징으로 하는 반도체 메모리장치.
  7. 반도체기판상에 게이트산화막과 게이트를 차례로 형성하는 단계와, 상기 게이트를 덮도록 기판 전면에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 상기 게이트 표면을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 측면에 제1도전체 스페이서를 형성하는 단계, 상기 게이트와 제1도전체 스페이서를 포함한 상기 절연막 전면에 고유전막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 기판 소정부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 통해 기판과 접속되도록 상기 절연막 상부에 도전선을 형성하는 단계, 및 상기 도전선 측면에 제2도전체 스페이서를 형성하는 단계를 포함하는 반도체메모리장치 제조방법.
  8. 제 7 항에 있어서, 상기 콘택홀 형성시 상기 게이트 형성을 위한 마스크패턴을 이용하여 상기 절연막을 식각하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  9. 제 7 항에 있어서, 상기 제1 및 제2도전체 스페이서는 폴리실리콘으로 형성하는 것을 반도체 메모리장치 제조방법.
  10. 제 7 항에 있어서, 상기 제1도전체 스페이서는 불순물이 도핑된 반구형 폴리실리콘 또는 준안정 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  11. 반도체기판상에 게이트산화막과 게이트를 차례로 형성하는 단계와, 상기 게이트 측면에 절연막 스페이서를 형성하는 단계, 상기 게이트를 덮도록 기판 전면에 절연막을 형성하는 단계, 상기 게이트가 드러나도록 상기 절연막을 소정두께만큼 에치백하는 단계, 상기 드러나 게이트 표면과 절연막 전면에 고유전막을 형성하는 단계, 상기 고유전막 및 절연막을 신택적으로 식각하여 기판 소정부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 통해 기판과 접속되도록 상기 절연막 상부에 도전선을 형성하는 단계를 포함하는 반도체 메모리장치 제조방법.
  12. 제 10 항에 있어서, 상기 고유전막은 상기 절연막 스페이서보다 얇게 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
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