KR100575360B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 고집적화된 단채널 게이트에서 게이트와 드레인을 동시에 콘택시키는 버팅 콘택 형성을 위한 T형 게이트의 형성방법에 관한 것이다.
본 발명의 상기 목적은 반도체 소자의 제조방법에 있어서, 반도체 기판의 상부에 게이트 산화막과 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하는 단계; 상기 기판에 이온 주입 공정으로 LDD 영역을 형성하는 단계; 상기 기판의 상부에 제 1 절연막을 형성하고 평탄화하는 단계; 상기 기판의 상부에 제 2 폴리 실리콘을 형성후 패터닝하는 단계; 상기 기판에 이온 주입 공정으로 소오스/드레인 영역을 형성하는 단계 및 상기 기판에 제 2 절연막을 형성하고 상기 제 2 절연막을 패터닝하여 콘택홀을 형성후 상기 콘택홀을 매립하여 버팅 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성된다.
따라서, 본 발명의 반도체 소자의 제조방법은 게이트를 하부보다 상부가 넓은 T형 게이트를 형성하고 게이트 및 드레인을 동시에 연결하는 버팅 콘택을 형성함으로써 콘택 사이즈에 대한 디자인 마진 및 공정 마진을 확보하고 접촉면적을 넓혀 고집적화 소자의 안정적인 형성 및 단채널 소자의 게이트 접촉 불량을 개선하여 수율을 향상 시킬 수 있는 효과가 있다.
버팅 콘택, T형 게이트
Description
도 1은 종래기술에 따른 버팅콘택을 도시한 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 고집적화된 단채널 게이트(Short Channel Gate)에서 게이트와 드레인을 동시에 콘택시키는 버팅 콘택 형성을 위한 T형 게이트의 형성방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 넓이뿐만 아니라 배선과 배선 사이의 간격도 현저하게 감소하고 있다. 특히, 반도체 기판 내에 형성되어 있는 고립된 활성 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택(contact)의 형성은 얼라인 마진, 소자 분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하 게 된다. 따라서, 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM)이나 스테이틱 랜덤 억세스 메모리(Static Random Access Memory; SRAM)과 같은 메모리 소자에 있어서 상기 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
특히, SRAM과 같은 반도체 소자에는 셀프-얼라인 콘택 이외에 다수개의 트랜지스터간을 연결시키기 위한 버팅 콘택(butting contact) 또는 공유 콘택(shared contact)이 필요하다. 상기 버팅 콘택은 트랜지스터의 게이트로 사용되는 폴리실리콘층과 반도체 기판을 금속 링크(metal link)를 사용하여 상호 연결시킴으로써 이루어지는 콘택이다. 폴리실리콘층과 기판의 엣지가 서로 맞닿아 있지만 실제로 전기적 접촉을 형성하지는 않는다는 사실로부터 버팅 콘택이란 용어가 유래되었다.
SRAM 셀의 구조는 2개의 인버터가 래치(latch)로 구성되어 있으며, 이때 셀 노드(node)단은 풀업 트랜지스터(Pull-up TR)의 드레인단과 풀다운 트랜지스터(Pull-Down TR)의 드레인단을 전기적으로 연결시켜 준다. 그리고 상대 인버터의 풀업 트랜지스터와 풀다운 트랜지스터의 게이트단을 동시에 연결시켜 줌으로써, '0' 또는 '1'의 데이터를 저장하는 주요 지점이 된다. 이러한 SRAM 셀의 노드단을 제조공정에서 구현하는 것은 풀업 트랜지스터로 TFT(Thin Film Transistor)를 사용하는 TFT SRAM 셀에 있어서 대개 버팅 콘택으로 구현되며, 이때 풀 다운 트랜지스터의 드레인(N+ 활성영역)과의 상호 안정적인 오믹 콘택(Ohmic contact)의 형성은 매우 중요한 공정요소가 된다.
일반적으로 TFT를 부하소자로 사용하는 TFT SRAM 셀에 있어서는 TFT 드레인 단이 콘택홀에 형성됨으로써, TFT의 소오스/드레인 형성을 위한 이온주입 마스크용 사진 공정시, 약간의 미스얼라인(misalign)에 의해서도 TFT 오프셋(offset) 길이, 즉 TFT 게이트 끝단에서 TFT 드레인 끝단까지의 채널의 길이가 콘택홀의 높이만큼 매우 큰 차이를 나타내게 된다. 이러한 TFT 오프셋 길이의 차이는 TFT의 전기적 특성에도 그대로 반영되며 TFT의 안정적인 특성 유지에 많은 악영향을 끼치게 된다.
도 1은 종래기술에 따른 버팅콘택을 도시한 도면으로서, 반도체 기판(11)상에 스페이서(13)를 구비한 게이트 전극(12)을 형성하고, 상기 게이트 전극(12)상에 층간절연막(14)을 형성한 다음, 상기 층간절연막(14)을 선택적으로 식각하여 버팅콘택을 형성하기 위한 부분을 노출시킨다. 이어 상기 노출된 부분에 배리어 메탈(15), 콘택용 메탈(16)을 형성한다.
그러나 상기의 기술은 버팅 콘택 형성시 게이트 사이즈의 한계로 인하여 게이트 상부에 콘택 형성시 미스얼라인에 의하여 게이트 콘택과 연결되지 않는 현상이 발생하며, 접촉면적이 적어짐에 따라 저항이 커져 소자의 오동작을 유발시킬 수 있는 문제 등이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트를 하부보다 상부가 넓은 T형 게이트를 형성하고 버팅 콘택을 형성함으로써 콘택 사이즈에 대한 디자인 마진 및 공정 마진을 확보하고 접촉면적을 넓힐 수 있는 반도체 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 제조방법에 있어서, 반도체 기판의 상부에 게이트 산화막과 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하는 단계; 상기 기판에 이온 주입 공정으로 LDD 영역을 형성하는 단계; 상기 기판의 상부에 제 1 절연막을 형성하고 평탄화하는 단계; 상기 기판의 상부에 제 2 폴리 실리콘을 형성후 패터닝하는 단계; 상기 기판에 이온 주입 공정으로 소오스/드레인 영역을 형성하는 단계 및 상기 기판에 제 2 절연막을 형성하고 상기 제 2 절연막을 패터닝하여 콘택홀을 형성후 상기 콘택홀을 매립하여 버팅 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 게이트 산화막과 제 1 폴리 실리콘을 증착한다. 소자 분리막(21)이 형성된 반도체 기판(20)의 상부에 산화막(22)을 형성하고, 상기 산화막의 상부에 제 1 폴리 실리콘(23)을 증착한다. 상기 제 1 폴리 실리콘은 후에 형성되는 T형 게이트 전극 높이의 절반의 두께로 증착한다.
다음, 도 2b에 도시된 바와 같이, 제 1 폴리 실리콘을 패터닝하고, LDD(Lightly Doped Drain) 영역(24)을 형성한다. 상기 제 1 폴리 실리콘의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 1 폴리 실리콘을 식각하여 제 1 게이트 패턴을 형성한 후, 상기 포토레지스트를 제거한다. 이어 상기 기판에 이온 주입 공정을 실시하여 반도체 기판에 LDD 영역을 형성한다. 상기 게이트 산화막은 LDD 영역을 형성시 기판에 손상을 줄이는 버퍼 산화막의 역할을 하며, LDD 영역 형성 이후에 제거한다.
다음, 도 2c에 도시된 바와 같이, 상기 기판의 상부에 제 1 절연막(25)을 형성하고 평탄화한다. LDD 영역이 형성된 기판의 상부에 제 1 절연막을 형성하고 CMP 공정을 이용하여 평탄화한다. 평탄화시 상기 제 1 폴리 실리콘을 식각정지점으로 CMP를 진행하여 제 1 폴리 실리콘이 드러나면 CMP 공정을 종료한다. 상기 제 1 절연막은 TEOS(tetraethylorthosilicate)와 오존(O3)의 열 화학 기상 증착에 의한 산화막이 바람직하다.
다음, 도 2d에 도시된 바와 같이, 상기 기판의 상부에 제 2 폴리 실리콘(26)을 형성 후 패터닝하고, 소오스/드레인 영역을 형성한다. 상기 제 1 절연막이 형성된 기판의 상부에 제 2 폴리 실리콘을 증착하고 상부에 포토레지스트를 도포하고 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 2 폴리 실리콘을 식각하여 제 2 게이트 패턴을 형성한 후, 상기 포토레지스트를 제거한다. 상기 제 2 폴리 실리콘을 패터닝시 상기 제 1 폴리 실리콘보다 넓게 패턴을 형성하여 제 1 게이트 패턴이 제 2 게이트 패턴보다 작은 T형 게이트 전극을 형성한다. 이후 상기 기판에 이온 주입 공정을 실행하여 소오스/드레인 영역을 형성한다. 상기 소오스/드레인은 측벽 스페이서를 형성하지 않고 제 1 게이트 패턴을 마스크로 하여 형성함으로써 공정을 단순화하는 효과가 있다.
다음, 도 2e에 도시된 바와 같이, 제 2 절연막(27)을 형성하고 상기 제 2 절연막을 패터닝하여 콘택홀을 형성 후 버팅 콘택(28)을 형성한다. 소오스/드레인이 형성된 기판의 상부에 제 2 절연막을 형성한다. 상기 제 2 절연막은 상기 제 1 절연막과 같은 물질로 증착하는 것이 바람직하다. 이후 상기 제 2 절연막을 패터닝하여 콘택홀을 형성한다. 상기 콘택홀은 드레인 영역과 T형 게이트 전극 영역의 일부분이 드러나도록 형성하며, 상기 콘택홀에 텅스텐 또는 알루미늄 등의 금속층을 증착하여 버팅 콘택을 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 제조방법은 게이트를 하부보다 상부가 넓 은 T형 게이트로 형성하고 게이트 및 드레인을 동시에 연결하는 버팅 콘택을 형성함으로써 콘택 사이즈에 대한 디자인 마진 및 공정 마진을 확보하고 접촉면적을 넓혀 고집적화 소자의 안정적인 형성 및 단채널 소자의 게이트 접촉 불량을 개선하여 수율을 향상 시킬 수 있는 효과가 있다.
Claims (7)
- 반도체 소자의 제조방법에 있어서,반도체 기판의 상부에 게이트 산화막과 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하여 제 1 게이트 패턴을 형성하는 제1단계;상기 기판에 이온 주입 공정으로 LDD 영역을 형성하는 제2단계;상기 제2단계 후 형성된 기판의 상부에 제 1 절연막을 형성하고 평탄화하는 제3단계;상기 제3단계 후 형성된 기판의 상부에 제 2 폴리 실리콘을 형성하고 패터닝하여 제 2 게이트 패턴을 생성하는 제4단계;상기 기판에 이온 주입 공정으로 소오스/드레인 영역을 형성하는 제5단계; 및상기 제5단계 후 형성된 기판의 상부에 제 2 절연막을 형성하고 상기 제 2 절연막을 패터닝하여 콘택홀을 형성 후 상기 콘택홀을 매립하여 버팅 콘택을 형성하는 제6단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 폴리 실리콘은 형성되는 T형 게이트 전극의 절반 높이의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 게이트 산화막은 LDD 영역을 형성시 기판에 손상을 줄이는 버퍼 산화막의 역할을 하며, LDD 형성 이후에 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 절연막은 평탄화시 상기 제 1 폴리 실리콘을 식각정지점으로 CMP를 진행하여 평탄화하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 2 폴리 실리콘은 패터닝시 상기 제 1 폴리 실리콘보다 크게 패턴을 형성하여 제 2 게이트 패턴이 제 1 게이트 패턴보다 넓은 T형 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 소오스/드레인 영역은 측벽 스페이서를 형성하지 않고 제 2 게이트 패턴을 마스크로 한 이온주입공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 2 절연막은 상기 제 1 절연막과 같은 물질로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Payment date: 20120319 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |