KR20030001916A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트라인 하부 형성 공정을 진행한 후 소자분리막을 형성하고, 그 다음에 게이트라인 상부를 형성하여 소자분리막 위를 지나는 상기 게이트라인 부분을 반도체 기판과 소정 거리로 이격시킴으로써, 상기 게이트라인의 활성영역에 인접하여 형성된 다른 활성영역과 상기 게이트라인이 접촉되는 것을 방지하여 패싱 게이트의 영향을 방지할 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 반도체 소자의 게이트라인 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
이러한 반도체 메모리 장치는 외부의 구동회로로부터 인가되는 소정 전압에 의해 구동되는데, 상기 전압은 게이트라인을 통해 각 단위셀로 인가되게 된다. 이러한 게이트라인의 형성공정을 도 1a 내지 도 1e를 통해 간략하게 설명하면 다음과 같다.
도 1a 및 도 1b를 참조하면, 반도체 기판(11)이 제공되고, 상기 반도체 기판(11) 상부에 패드산화막(12) 및 패드질화막(13)이 순차적으로 형성된다. 이어서, 아이솔레이션(Isolation) 공정에 의해 상기 패드질화막(13), 패드산화막(12) 및 반도체 기판(11)이 순차적으로 식각되어 반도체 기판(11)의 소정 부위에 트렌치(14)가 형성된다.
도 1c를 참조하면, 트렌치(14)를 채우도록 HDP 산화막(15)을 형성한 후, CMP 평탄화 공정 및 소정의 식각공정을 순차적으로 진행하여 패드질화막(13) 및 패드산화막(12)이 제거된다. 이어서, 전체 구조 상부에 버퍼산화막(12)을 증착 한 후, 웰이온 주입공정을 진행하여 반도체 기판(11)에 웰영역(도시되지 않음)이 형성된다.
도 1d 및 도 1e를 참조하면, 소정의 식각공정에 의해 상기 버퍼산화막(15)이 제거된 후, 전체 구조 상부에 게이트산화막(16), 도프트 폴리실리콘층(17), 배리어층(18), 텅스텐막(19), 하드 마스크층(20) 및 반사 방지막(21)이 순차적으로 형성된다. 이어서, 게이트마스크를 이용한 식각공정을 진행하여 게이트산화막(16)까지 일방향으로 식각하여 게이트라인(22)이 형성된 후, 소정의 식각공정에 의해 반사방지막(21)이 제거된다.
상기와 같이, 게이트라인은 소자 분리막을 형성하기 위한 아이솔레이션 공정이 완료된 후 형성되는데, 반도체산업이 고집적화됨에 따라 트랜지스터의 활성영역이 축소되거나, 후속 게이트라인 형성시 발생되는 문제(misalign 등)에 의해 도 1e에 도시된 'A' 부위에서와 같이 소자분리영역 상에 형성된 게이트라인이 인접해 있는 다른 게이트라인의 활성영역(예를 들면, 스토리지 노드부근)과 근접하여 형성되거나, 심할 경우 겹치게 되는 경우가 발생하여 트랜지스터 특성에 영향을 미치게 된다. 이러한 패싱게이트(Passing gate)의 문제는 소자가 고집적화 될수록 심화된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로, 게이트라인 하부 형성 공정을 진행한 후 소자분리막을 형성하고, 그 다음에 게이트라인 상부를 형성하여 소자분리막 위를 지나는 상기 게이트라인 부분을 반도체 기판과 소정 거리로 이격시킴으로써, 상기 게이트라인의 활성영역에 인접하여 형성된 다른 활성영역과 상기 게이트라인이 접촉되는 것을 방지하여 패싱 게이트의 영향을 방지하는데 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 12 : 패드산화막
13, 35 : 패드질화막 14, 36 : 트렌치
15, 32 : 버퍼산화막 16, 33 : 게이트산화막
17, 34 : 도프트 폴리실리콘층 18, 38 : 배리어층
19, 39 : 텅스텐막 20, 40 : 하드 마스크층
21, 41 : 반사 방지막 22, 42, 42a : 게이트라인
상술한 목적을 달성하기 위해 본 발명은 반도체 기판 상부에 게이트산화막, 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계; 상기 질화막, 폴리실리콘층, 게이트산화막 및 반도체 기판을 순차적으로 식각하여 트렌치를 형성한 후, 상기 트렌치에 소자분리막을 형성하여 상기 반도체 기판을 소자분리영역과 활성영역으로 분리하는 단계; 상기 질화막을 제거한 후, 전체 구조 상부에 배리어층, 금속층 및 하드 마스크층을 순차적으로 형성하는 단계; 상기 하드 마스크층을 1차 패터닝한 후, 금속층 및 배리어층, 소자 분리영역의 소자분리막 및 폴리실리콘층을 패터닝하여 상기 소자분리영역에는 제 1 게이트라인(상부만 형성)이 상기 활성영역에는 제 2 게이트라인(하부와 상부 모두 형성)이 형성되는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 단면이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(31)이 제공되고, 상기 반도체 기판(31) 상부에는 버퍼산화막(32)이 형성된다. 이어서, 상기 버퍼산화막(32)을 이용한 웰 이온 주입공정을 진행하여 상기 반도체 기판(31)에 웰 영역(도시되지 않음)이 형성된 후, 웰 이온 주입공정시 사용된 버퍼산화막(32)은 소정의 식각공정에 의해 제거된다. 다음에, 전체 구조 상부에 게이트산화막(33), 도프트 폴리실리콘층(34) 및 패드질화막(35)이 순차적으로 형성된다.
도 2c 및 도 2d를 참조하면, 아이솔레이션 공정을 진행하여 트렌치가 형성될 부위의 상기 패드질화막(35), 도프트 폴리실리콘층(34), 게이트산화막(33) 및 반도체 기판(31)을 식각하여 상기 반도체 기판(31)에 트렌치(36)가 형성된다. 상기 트렌치(36)는 70 내지 90°의 슬로프를 가지도록 형성된다. 이어서, 상기 트렌치(36)를 매립하도록 소자분리막(37)이 형성된 후, 전체 구조 상부에 CMP 공정을 진행하여 전체 구조 상부를 평탄화하고, 상기 패드질화막(35)은 소정의 식각공정에 의해 제거된다.
도 2e 및 도 2f를 참조하면, 전체 구조 상부에 배리어층(38), 텅스텐막(39), 하드 마스크층(40) 및 반사방지막(41)이 순차적으로 형성된 후, 포토레지스트 패턴(도시되지 않음)을 이용한 식각공정을 진행하여 반사방지막(41) 및 하드 마스크층(40)이 식각된다. 이어서, 상기 하드 마스크층(40)을 게이트 마스크로 이용한 식각공정을 진행하여 소자분리영역 상에는 텅스텐막(39), 배리어층(38) 및 소자분리막(37)이 순차적으로 식각되어 제 1 게이트라인(42)이 형성되고, 활성영역 상에는 텅스텐막(39), 배리어층(38), 도프트 폴리실리콘층(34) 및 게이트산화막(33)이 순차적으로 식각되어 제 2 게이트라인(42a)이 형성된다. 이때, 상기 소자분리영역 상에 형성되는 제 1 게이트라인(42)의 하부에는 돌출된 구조의 소자분리막(37)이형성된다.
즉, 상기 소자분리영역 상부에 형성되는 제 1 게이트라인(42)은 텅스텐막(39) 및 배리어층(38)의 적층구조로 형성되며, 그의 하부에는 도프트 폴리실리콘층(34) 및 게이트산화막(33) 대신에 돌출된 소자분리막(37)이 형성된다. 이에 반해, 상기 활성영역 상부에 형성되는 제 2 게이트라인(42a)은 게이트산화막(33), 도프트 폴리실리콘층(16), 배리어층(17) 및 텅스텐막(39)의 적층구조로 형성된다. 따라서, 도 2f에 도시된 'B'와 같이 소자분리영역 상부에 형성되는 제 1 게이트라인(42)은 돌출된 소자분리막(37)에 의해 반도체 기판(31)과 소정 거리만큼 이격되게 형성된다.
본 발명은 게이트라인 하부 형성 공정을 진행한 후 소자분리막을 형성하고, 그 다음에 게이트라인 상부를 형성하여 소자분리막 위를 지나는 상기 게이트라인 부분을 반도체 기판과 소정 거리로 이격시킴으로써, 상기 게이트라인의 활성영역에 인접하여 형성된 다른 활성영역과 상기 게이트라인이 접촉되는 것을 방지하여 패싱 게이트의 영향을 방지할 수 있다.

Claims (5)

  1. 반도체 기판 상부에 게이트산화막, 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계;
    상기 질화막, 폴리실리콘층, 게이트산화막 및 반도체 기판을 순차적으로 식각하여 트렌치를 형성한 후, 상기 트렌치에 소자분리막을 형성하여 상기 반도체 기판을 소자분리영역과 활성영역으로 분리하는 단계;
    상기 질화막을 제거한 후, 전체 구조 상부에 배리어층, 금속층 및 하드 마스크층을 순차적으로 형성하는 단계;
    상기 하드 마스크층을 패터닝한 후, 금속층 및 배리어층, 소자 분리영역의 소자분리막 및 폴리실리콘층을 패터닝하여 상기 소자분리영역에는 제 1 게이트라인이 상기 활성영역에는 제 2 게이트라인이 형성되는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소자분리막은 상기 반도체 기판으로부터 돌출된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 게이트라인은 상기 배리어층 및 금속층의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 게이트라인은 상기 폴리실리콘층, 배리어층 및 금속층의 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 트렌치는 70 내지 90°의 슬로프를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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