KR100486231B1 - 반도체장치의실린더형하부전극구조를가지는커패시터형성방법 - Google Patents

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Abstract

반도체 장치의 실린더형(cylindric type) 하부 전극 구조를 가지는 커패시터(capacitor) 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 서로 다른 종류의 절연 물질로 제1절연막 및 제2절연막을 순차적으로 형성한다. 이후에, 제2절연막을 패터닝하여 제1절연막을 노출시키는 제1콘택홀(contact hole)을 가지는 제2절연막 패턴을 형성하고, 제2절연막 패턴 상에 제1콘택홀의 측벽을 덮어 제1콘택홀의 형상을 따라 만곡(彎曲)지며 제1절연막에 접촉하는 제1도전막을 형성한다. 이후에, 제1콘택홀 내에 만곡진 부분의 제1도전막 측벽에 스페이서(spacer)를 형성한 후, 노출되는 제1도전막 및 하부의 제1절연막을 순차적으로 패터닝하여 제2절연막 패턴의 표면을 노출시키며 바닥이 열린 새둥지 형상의 제1도전막 패턴 및 반도체 기판을 노출시키는 제2콘택홀을 가지는 제1절연막 패턴을 형성한다. 다음에, 제2절연막 패턴 상에 노출되는 반도체 기판에 접촉하고 제1도전막 패턴에 연결되며 제2콘택홀 및 스페이서의 사이를 채우는 제2도전막 패턴을 형성하여 하부 전극 구조를 구비한다. 스페이서 및 제2절연막 패턴을 제거하고, 제1도전막 패턴 및 제2도전막 패턴을 덮는 유전막을 형성한 후 상부 전극을 형성한다.

Description

반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법{Manufacturing method of capacitor having cylindric storage node structure for semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 실린더형(cylindric type) 하부 전극 구조를 가지는 커패시터(capacitor) 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 단위 메모리 셀(memory unit cell)의 면적이 감소하는 추세이다. 이러한 단위 메모리 셀의 면적의 감소는 커패시턴스의 감소를 야기시키고 있다. 특히, 정보의 저장 수단으로 커패시터를 사용하고 이에 연결된 스위칭 트랜지스터(switching transistor)를 제어 가능한 신호 전달 수단으로 구비하는 DRAM 장치(Dynamic Random Access Memory device)에서 상기와 같은 커패시턴스의 감소는 메모리 셀의 독출 능력의 감소 및 소프트 에러(soft error)를 증가시킬 수 있다. 이를 방지하기 위해서는 커패시턴스의 상대적인 증대가 요구되고 있다. 이와 같은 커패시턴스의 증대를 위해서 커패시터의 하부 전극, 즉, 스토리지 전극(storage node)의 구조를 입체화시켜 유전막의 유효 면적(effective area)을 증대시키는 방법이 제안되고 있다. 예컨대, 하부 전극 구조를 실린더형으로 형성하는 방법이 제안되고 있다.
도 1 내지 도 5는 종래의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
구체적으로, 종래의 커패시터 형성 방법은 도 1에서 도시된 바와 같이 반도체 기판(10)에 제1절연막(20) 및 제2절연막(30)을 순차적으로 형성한다. 여기서 반도체 기판(10) 상에는 트랜지스터 구조가 형성되어 있다. 도 1에서 참조 부호 11은 소자 분리막을, 참조 부호 13은 게이트 전극을, 참조 부호 14는 게이트 전극(13)을 덮는 캐핑막(capping layer)을, 참조 부호 15는 비트 라인(bit line)을 나타낸다. 그리고, 참조 부호 17은 소오스 영역(source region)을 나타내고 참조 부호 19는 드레인 영역(drain region)을 나타낸다.
이후에, 도 2에 도시된 바와 같이 제1포토레지스트 패턴(41)을 형성하고, 상기 제1포토레지스트 패턴(41)을 마스크로, 상기 제2절연막(40) 및 제1절연막(30)을 순차적으로 식각한다. 이에 따라, 반도체 기판(10) 상, 즉, 소오스 영역(17)을 노출시키는 콘택홀(contact hole;23)을 가지는 제1절연막 패턴(21) 및 제2절연막 패턴(31)이 형성된다. 이후에, 시각 공정에서 마스크로 이용된 상기 제1포토레지스트 패턴(41)을 제거한다.
다음에, 도 3에 도시된 바와 같이 상기 콘택홀(23)을 채우는 도전막(50)을 상기 제2절연막 패턴(31) 상에 형성한 후, 상기 도전막(50)의 소정 영역을 노출시키는 제2포토레지스트 패턴(45)을 형성한다. 이때, 상기 제2포토레지스트 패턴(45)은 상기 도전막(50)을 패터닝할 때 시각 마스크로 이용된다. 이후에, 상기 제2포토레지스트 패턴(45)의 측벽에 공정 마진(margin)을 확보하기 위한 스페이서(spacer;60)를 형성한다. 상기 스페이서(60)를 형성하는 공정에 의해서 하부의 도전막(50)의 노출되는 일부분이 약간 식각된다.
이어서, 도 4에 도시된 바와 같이 상기 제2포토레지스트 패턴(45)을 제거한다. 다음에, 상기 스페이서(60)를 마스크로 노출되는 상기 도전막(50)을 이방성 식각하여 새둥지(nested type) 또는 실린더형의 형상을 가지는 도전막 패턴(55), 즉, 하부 전극을 형성한다. 다음에, 상기 스페이서(60)를 제거한다. 이후에, 도 5에 도시된 바와 같이 상기 스페이서(60)를 제거하고, 상기 도전막 패턴(55) 상에 유전막(70)형성한다. 이후에, 도시되지는 않았지만, 상기 유전막(70) 상에 상부 전극을 형성하여 커패시터를 완성한다.
상술한 바와 같은 종래의 커패시터 형성 방법은 반도체 장치가 보다 더 고집적화됨에 따라 다음과 같은 문제점을 야기시킬 수 있다. 먼저, 도 2에 도시된 바와 같은 콘택홀(23)의 크기의 감소가 요구됨에 따라 제1포토레지스트 패턴(41)을 형성할 때 사진 식각 공정(photo lithography)의 한계가 야기될 수 있다. 이에 따라, 포토레지스트 플로우(photoresist flow) 등과 같은 공정의 도입이 요구된다. 그러나, 이러한 포토레지스트 플로우 공정은 콘택홀(23)의 크기의 변화 폭이 커지게 되어 부분적으로 콘택홀(23)이 열리지 않는 오픈 불량(not open)이 발생할 수 있다.
그리고, 도 3에 도시된 바와 같은 제2포토레지스트 패턴(45)을 형성하는 공정에서 상기 도전막 패턴(55)의 너비(width)가 감소함에 따라, 형성된 상기 제2포토레지스트 패턴(45)의 쓰러짐이 발생할 수 있다. 예컨대 0.15㎛ 정도의 선폭으로 상기 제2포토레지스트 패턴(45)이 형성되면, 상기 제2포토레지스트 패턴(45)의 쓰러짐이 다수 발생한다.
더하여, 상기한 바와 같이 제1 및 제2포토레지스트 패턴(41, 45)을 형성하기 위해서 두 차례에 걸친 사진 식각 공정을 수행하여야 한다. 이에 따라 정렬 불량(mis-align)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 사진 식각 공정 단계를 수행할 때 정렬 불량의 발생을 방지할 수 있고, 사진 식각 공정의 한계를 극복할 수 있으며 커패시턴스의 향상을 구현할 수 있는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명은 반도체 기판 상에 제1절연막을 형성하고, 상기 제1절연막 상에 제2절연막을 형성한다. 여기서, 상기 제1절연막은 상기 제2절연막과 다른 종의 절연 물질로 형성된다. 즉, 상기 제1절연막은 오존 및 테오스(O3-Tetra Ethyl Ortho Silicate)막으로 형성되고, 상기 제2절연막은 실리콘 나이트라이드막으로 형성된다. 이때, 상기 실리콘 나이트라이드막은 대략 3000Å 내지 10000Å의 두께로 형성된다. 또는 상기 제2절연막은 실리콘 나이트라이드막 상에 형성된 오존 및 테오스막의 이중막일 수 있다. 이때, 상기 실리콘 나이트라이드막은 대략 1000Å 내지 3000Å의 두께로 형성되며, 상기 오존 및 테오스막은 대략 3000Å 내지 10000Å으로 형성될 수 있다.
이후에, 상기 제2절연막을 패터닝하여 상기 제1절연막을 노출시키는 제1콘택홀을 가지는 제2절연막 패턴을 형성한 후, 상기 제2절연막 패턴 상에 상기 제1콘택홀의 측벽을 덮어 상기 제1콘택홀의 형상을 따라 만곡(彎曲)지며 상기 제1절연막에 접촉하는 제1도전막을 형성한다. 여기서, 상기 제1도전막은 불순물이 도핑된 결정질 실리콘막으로 형성된다. 다음에, 상기 제1콘택홀 내에 만곡진 부분의 상기 제1도전막 측벽에 상기 제1도전막의 상기 제1절연막에 접촉하는 부분의 표면을 노출시키는 스페이서를 형성한다. 여기서, 상기 스페이서를 형성하는 단계는 상기 제1도전막 상에 제3절연막을 형성하고 상기 제3절연막을 이방성 식각하여 상기 제1콘택홀 내의 상기 제1도전막의 측벽에 스페이서를 형성하는 단계를 포함하여 수행된다. 여기서, 상기 제3절연막은 실리콘 나이트라이드막으로 형성된다. 상기 제2절연막으로 실리콘 나이트라이드막 및 오존 및 테오스막의 이중막을 이용하는 경우에는 상기 제3절연막으로 오존 및 테오스막을 이용한다.
이어서, 상기 스페이서를 마스크로 노출되는 상기 제1도전막 및 하부의 제1절연막을 순차적으로 패터닝하여 상기 제2절연막 패턴의 표면을 노출시키며 바닥이 열린 새둥지 형상의 제1도전막 패턴 및 상기 반도체 기판을 노출시키는 제2콘택홀을 가지는 제2절연막 패턴을 형성한다. 다음에, 상기 제2절연막 패턴 상에 노출되는 상기 반도체 기판에 접촉하고 상기 제1도전막 패턴에 연결되며 상기 제2콘택홀 및 상기 스페이서의 사이를 채우는 제2도전막을 형성한다. 여기서, 상기 제2도전막은 불순물이 도핑된 결정질 실리콘막으로 형성된다.
이후에, 상기 제2도전막을 패터닝하여 상기 스페이서 및 상기 제2절연막 패턴의 표면을 노출시키는 제2도전막 패턴을 형성하고, 상기 노출되는 스페이서 및 상기 제2절연막 패턴을 제거하여 상기 제1절연막 패턴의 표면을 노출시킨다. 이에 따라, 상기 제1도전막 패턴은 상기 제2도전막 패턴을 중심으로 환상(環狀)으로 배치된다. 다음에, 상기 제1도전막 패턴 및 상기 제2도전막 패턴을 덮는 유전막을 형성하고, 상기 유전막 상에 상부 전극을 형성하여 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법을 제공한다.
본 발명에 따르면, 사진 식각 공정 단계를 감소시킬 수 있어 정렬 불량의 발생을 방지할 수 있고, 사진 식각 공정의 한계를 극복할 수 있으며 커패시턴스의 향상을 구현할 수 있는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 및 영역의 범위 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이다. 그리고, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
도 6 내지 도 12는 본 발명의 실시예에 의한 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 반도체 기판(100) 상에 제1절연막((200) 및 제2절연막(300)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100)에 트랜지스터 구조를 형성한다. 즉, 반도체 기판(100)에 소자 분리막(110)을 형성한 후, 게이트 전극(130) 및 캐핑막(140)을 형성한다. 이후에, 노출되는 반도체 기판(100)에 불순물을 주입하여 활성 영역(active region)을 형성한다. 즉, 소오스 영역(170) 및 드레인 영역(190)을 형성한다. 이후에, 상기 트랜지스터 구조를 절연시킬 목적으로, 반도체 기판(100) 상에 제1절연막(200)을 형성한다. 여기서, 상기 제1절연막(200)은 단차를 줄일 수 있어 높은 평탄도를 얻을 수 있는 절연 물질, 예컨대 오존 및 테오스(O3-Tetra Ethyl Ortho Silicate;이하 "O3-TEOS"라 한다)로 형성된다. 이때, 상기 제1절연막(200)은 절연 효과 및 평탄화를 위해서 대략 2000Å 내지 5000Å의 두께를 가지도록 형성된다.
이후에, 상기 제1절연막(200) 상에 제2절연막(300)을 형성한다. 여기서, 상기 제2절연막(300)은 상기 제1절연막(200)과는 다른 절연 물질로 형성된다. 즉, 상기 제1절연막(200)을 식각 종말점으로 이용할 수 있도록, 식각 선택비를 가지는 절연 물질로 상기 제2절연막(300)을 형성한다. 예컨대, 실리콘 나이트라이드(silicon nitride)를 이용하여 상기 제2절연막(300)을 형성한다. 여기서, 상기 제2절연막(300)은 후속에 하부 전극을 패터닝하고자 도입되므로, 형성하고자 하는 하부 전극의 높이에 맞춰 적절한 두께로 형성한다. 바람직하게는 형성하고자 하는 하부 전극의 높이 정도로 형성한다. 즉, 대략 5000Å 내지 10000Å 정도의 두께로 상기 제2절연막(300)을 형성한다.
또는 상기 제2절연막(300)으로 실리콘 나이트라이드막을 대략 1000Å 내지 3000Å 정도의 두께로 형성한 후, 상기 실리콘 나이트라이드막 상에 산화물로 이루어지는 산화막을 더 형성할 수 있다. 예컨대, 상기 실리콘 나이트라이드막 상에 O3-TEOS막을 대략 3000Å 내지 10000Å 정도의 두께로 형성한다. 상기한 바와 같이 상기 제2절연막(300)으로 실리콘 나이트라이드막을 이용하거나 또는 실리콘 나이트라이드막 및 산화막의 이중막을 이용하느냐는 이후의 스페이서를 형성하는 공정에 달려 있다. 상기 스페이서에 관하여서는 이후에 상세하게 설명한다.
더하여, 도 6에서 참조 부호 150은 트랜지스터 구조의 드레인 영역(190)에 전기적으로 연결되는 비트 라인을 나타낸다.
도 7은 제2절연막 패턴(310)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제2절연막(300) 상에 상기 제2절연막(300)의 소정 영역을 노출시키는 제1포토레지스트 패턴(410)을 사진 식각 공정을 이용하여 형성한다. 여기서 노출되는 상기 제2절연막(300)의 소정 영역은 반도체 기판(100)의 소오스 영역(170) 상에 설정된다. 이후에, 상기 제1포토레지스트 패턴(410)을 식각 마스크로 이용하여 노출되는 제2절연막(300)을 식각한다. 상기 식각 공정은 이방성 식각 공정으로 수행되는 것이 바람직하다. 상기 식각 공정은 상기 제1절연막(200)의 표면이 노출될 때까지 진행시킨다. 이에 따라, 상기 제1절연막(200)의 표면을 노출시키는 제1콘택홀(320)을 가지는 제2절연막 패턴(310)이 형성된다.
도 8은 제1절연막(200)에 접촉하는 제1도전막(500)을 형성한 후, 스페이서(spacer;600)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1콘택홀(320)을 형성한 후, 제1포토레지스트 패턴(410)을 애슁(ashing) 및 스트립(strip) 공정을 이용하여 제거한다. 다음에, 제1포토레지스트 패턴(410)이 제거된 결과물 전면(全面)에 제1도전막(500)을 얇게 형성한다. 예컨대, 제1도전막(500)을 대략 2000Å 내지 5000Å 정도의 두께로 형성한다. 그리고, 상기 제1도전막(500)을 하부 전극 구조에 이용되므로 도전 물질, 예컨대 불순물이 도핑(doping)된 결정질 실리콘(polycrystalline silicon)으로 형성한다.
이때, 상기 제1도전막(500)은 상기 제2절연막 패턴(310)의 형상 및 단차를 따라 얇게 형성된다. 즉, 상기 제2절연막 패턴(310)의 토폴로지(topology)를 따라 얇게 형성된다. 따라서, 상기 제1콘택홀(320)의 측벽에도 얇게 도포되게 상기 제1도전막(500)을 형성한다. 그리고, 상기 제1콘택홀(320) 내에 노출되는 제1절연막(200)의 표면에도 도포되게 상기 제1도전막(500)을 형성한다. 이에 따라, 상기 제1콘택홀(320) 내에 상기 제2절연막 패턴(310)의 형상에 따라 만곡되게 제1도전막(500)이 형성된다.
이후에, 상기 제1도전막(500)의 전면에 제3절연막을 얇게, 예컨대, 대략 500Å 내지 2000Å 정도로 형성한다. 이와 같이 제3절연막이 얇게 도포되므로, 상기 제1도전막(500)의 형상, 단차 및 토폴로지에 따라 상기 제1콘택홀(320)의 측벽 상의 상기 제1도전막(500)의 측벽에도 도포된다. 즉, 상기 제1콘택홀(320) 내에 만곡지게 제3절연막을 형성한다. 그리고, 상기 제3절연막으로는 실리콘 나이트라이드막 또는 O3-TEOS막을 이용한다. 예컨대, 상기 제2절연막(300)이 실리콘 나이트라이드막으로 형성된 경우에는 실리콘 나이트라이드막으로 제3절연막을 형성하고, 상기 제2절연막(300)이 O3-TEOS막으로 형성된 경우에는 O3-TEOS막으로 상기 제3절연막을 형성한다.
다음에, 상기 제3절연막의 전면을 이방성 식각 방법 또는 에치 백(etch back) 등과 같은 방법을 이용하여 상기 제1도전막(500)의 측벽에 일부를 잔류시키도록 패터닝한다. 즉, 제2절연막 패턴(310) 및 제1콘택홀(320) 내의 제1절연막(200)에 접촉하는 상기 제1도전막(500)의 표면을 노출시키도록 상기 제3절연막을 패터닝한다. 이에 따라, 상기 제1콘택홀(320)의 측벽 상의 상기 제1도전막(500)의 측벽에 상기 제1절연막(200) 상의 제1도전막(500)의 일부를 노출시키는 스페이서(600)가 형성된다.
도 9는 스페이서(600) 및 제2절연막 패턴(310)을 마스크로 노출되는 제1절연막(200)을 패터닝하는 단계를 나타낸다.
구체적으로, 제2절연막 패턴(310)의 전면(前面)이 노출될 때까지 상기 스페이서(600)를 마스크로 노출되는 제1도전막(500)의 일부를 식각한다. 이때, 스페이서(600)는 식각 마스크로 이용된다. 이와 같은 식각에 의해서 상기 제1도전막(500)은 패터닝되어 제2절연막 패턴(310) 및 제1절연막(200)의 표면이 노출되며 상기 제1콘택홀(320)의 측벽에 존재하는 제1도전막 패턴(500)이 형성된다. 이에 따라, 상기 제1도전막 패턴(500)은 실린더형 또는 바닥이 열린 새둥지 형상이 된다.
이후에, 상기 스페이서(600) 및 노출되는 제2절연막 패턴(310)을 식각 마스크로 하여 노출되는 제1절연막(200)을 패터닝한다. 즉, 이방성 식각 방법 등을 이용하여 반도체 기판(100), 즉, 소오스 영역(170)이 노출될 때까지 상기 노출되는 제1절연막(200)을 식각한다. 이에 따라, 소오스 영역(170)을 노출하는 제2콘택홀(230)을 가지는 제1절연막 패턴(210)이 형성된다. 이때, 상기 제1콘택홀(230)의 크기는 상기 스페이서(600)에 의해서 상기 제1콘택홀(320)의 크기 보다 작게 형성된다. 즉, 자기 정렬에 의한 콘택(self aligned contact) 형성 방법을 이용하므로 작은 크기의 제2콘택홀(230)을 형성하기 위해 요구되는, 즉, 미세 패턴의 형성에 요구되는 사진 식각 공정의 한계를 극복할 수 있다.
도 10은 반도체 기판(100)에 접촉하는 제2도전막(700)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100)을 노출시키는 제2콘택홀(230)을 채우는 제2도전막(700)을 제2절연막 패턴(320) 상에 형성한다. 여기서, 상기 제1콘택홀(320) 내의 스페이서(600)의 사이공간 또한 상기 제2도전막(700)에 의해서 채워진다. 이에 따라, 상기 제2도전막(700)은 상기 제1도전막 패턴(550)과 연결되고, 반도체 기판(100), 즉, 소오스 영역(170)과 제1도전막 패턴(550)을 전기적으로 연결하게 된다. 상기 제2도전막(700) 또한 상기 제1도전막 패턴(550)과 마찬가지로 하부 전극 구조를 이루는 일부이므로, 도전 물질, 예컨대 불순물이 도핑된 결정질 실리콘으로 형성된다. 이에 따라, 상기 제2도전막(700)은 대략 1000Å 내지 4000Å 정도의 두께로 형성되는 것이 바람직하다.
도 11은 스페이서(600) 및 제2절연막 패턴(310)을 제거하는 단계를 개략적으로 나타낸다.
구체적으로, 제2도전막(700)의 전면을 에치 백 등과 같은 방법으로 패터닝하여 하부의 제2절연막 패턴(310) 스페이서(600)의 표면을 노출시킨다. 이에 따라, 상기 제2도전막(700)은 상기 스페이서(600)의 사이 및 제1 및 제2콘택홀(320, 230)을 채우는 일부만이 잔존한다. 이후에, 상기 노출되는 제2절연막 패턴(310) 및 스페이서(600)를 제거한다. 이에 따라, 반도체 기판(100) 및 제1도전막 패턴(550)을 연결하며, 상기 제1도전막 패턴(550)의 중심에 솟은 바(bar)와 같은 형태로 제2도전막 패턴(750)이 형성된다. 즉, 상기 제1도전막 패턴(550)이 중심의 바, 즉, 제2도전막 패턴(750)을 환상(環狀)으로 에워싸고 있는 형태로 배치된다. 이와 같이 하여, 하부 전극 구조를 구비한다. 이와 같은 하부 전극 구조는 제1 및 제2도전막 패턴(550, 750)이 결합된 입체적인 형태에 의해서 보다 넓은 면적 당 표면적을 가질 수 있다. 이에 따라, 후속에 형성되는 유전막의 유효 표면적의 증대를 구현할 수 있다. 따라서, 커패시턴스의 증대를 구현할 수 있다.
도 12는 제1 및 제2도전막 패턴(550, 750)을 덮는 유전막(800)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1 및 제2도전막 패턴(550, 750)으로 구비되는 하부 전극 구조를 덮는 유전막(800)을 형성한다. 이때, 고유전 상수를 가지는 유전 물질, 예컨대 탄탈륨 옥사이드(tantalum oxide;Ta2O5) 등을 30Å 내지 50Å 정도의 두께로 도포하여 상기 유전막(800)으로는 이용한다. 이후에, 상기 유전막(800) 상에 제3도전막, 예컨대 불순물이 도핑된 결정질 실리콘막 등을 형성하여 상부 전극으로 이용한다.
이상, 도면과 명세서에서 본 발명의 구체적인 실시예를 개시하였다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해서 사용된 것은 아니다.
상술한 본 발명에 따르면, 제2절연막 패턴의 제1콘택홀 내의 제1도전막의 측벽에 형성되는 스페이서를 이용함으로써, 자기 정렬 콘택 형성 방법을 구현할 수 있다. 이에 따라, 반도체 기판을 노출시키는 작은 크기의 제2콘택홀을 형성할 수 있어, 사진 식각 공정의 한계를 극복할 수 있다. 또한, 좁은 선폭 크기를 가지는 포토레지스트 패턴을 사용하지 않으므로, 포토레지스트 패턴의 쓰러짐 등과 같은 포토레지스트 패턴 불량의 발생을 방지할 수 있다.
또한, 반도체 기판을 노출시키는 제2콘택홀을 형성하는 단계에 사용되는 사진 식각 공정은 상술한 바와 같이 제2포토레지스트 패턴을 형성하는 단계에 국한된다. 즉, 사진 식각 공정이 줄어들어 공정의 단순화를 구현할 수 있다. 더하여, 여러 번의 사진 식각 공정의 수행에 따른 정렬 불량의 발생을 방지할 수 있다. 따라서, 상기 제2콘택홀의 정렬 불량에 따른 전기적 단락의 발생을 방지할 수 있어, 보다 안정적인 반도체 장치의 구동을 구현할 수 있다.
도 1 내지 도 5는 종래의 실린더형(cylindric type) 하부 전극 구조를 가지는 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 6 내지 도 12는 본 발명의 실시예에 따르는 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.

Claims (10)

  1. 반도체 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 패터닝하여 상기 제1절연막을 노출시키는 제1콘택홀을 가지는 제2절연막 패턴을 형성하는 단계;
    상기 제2절연막 패턴 상에 상기 제1콘택홀의 측벽을 덮어 상기 제1콘택홀의 형상을 따라 만곡(彎曲)지며 상기 제1절연막에 접촉하는 제1도전막을 형성하는 단계;
    상기 제1콘택홀 내에 만곡진 부분의 상기 제1도전막 측벽에 상기 제1도전막의 상기 제1절연막에 접촉하는 부분의 표면을 노출시키는 스페이서를 형성하는 단계;
    상기 스페이서를 마스크로 노출되는 상기 제1도전막 및 하부의 제1절연막을 순차적으로 패터닝하여 상기 제2절연막 패턴의 표면을 노출시키며 바닥이 열린 새둥지 형상의 제1도전막 패턴 및 상기 반도체 기판을 노출시키는 제2콘택홀을 가지는 제1절연막 패턴을 형성하는 단계;
    상기 제2절연막 패턴 상에 노출되는 상기 반도체 기판에 접촉하고 상기 제1도전막 패턴에 연결되며 상기 제2콘택홀 및 상기 스페이서의 사이를 채우는 제2도전막을 형성하는 단계;
    상기 제2도전막을 패터닝하여 상기 스페이서 및 상기 제2절연막 패턴의 표면을 노출시키는 제2도전막 패턴을 형성하는 단계;
    상기 노출되는 스페이서 및 상기 제2절연막 패턴을 제거하여 상기 제1절연막 패턴의 표면을 노출시키는 단계;
    상기 제1도전막 패턴 및 상기 제2도전막 패턴을 덮는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  2. 제1항에 있어서, 상기 제1절연막은 상기 제2절연막과 다른 종의 절연 물질로 형성되는 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  3. 제2항에 있어서, 상기 제1절연막은 오존 및 테오스(O3-Tetra Ethyl Ortho Silicate)막인 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  4. 제2항에 있어서, 상기 제2절연막은 실리콘 나이트라이드막인 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  5. 제2항에 있어서, 상기 제2절연막은 실리콘 나이트라이드막 상에 오존 및 테오스막이 더 형성된 이중막인 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  6. 제1항에 있어서, 상기 제1도전막 및 제2도전막은 불순물이 도핑된 결정질 실리콘막으로 형성되는 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  7. 제1항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 제1도전막 상에 제3절연막을 형성하는 단계; 및
    상기 제3절연막을 이방성 식각하여 상기 제1콘택홀 내의 상기 제1도전막의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  8. 제4항 및 제7항에 있어서, 상기 제3절연막은 실리콘 나이트라이드막인 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  9. 제7항에 있어서, 상기 제3절연막은 오존 및 테오스막으로 형성되는 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
  10. 제1항에 있어서, 상기 제1도전막 패턴은 상기 제2도전막 패턴을 중심으로 환상(環狀)으로 배치되는 것을 특징으로 하는 반도체 장치의 실린더형 하부 전극 구조를 가지는 커패시터 형성 방법.
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