KR100273630B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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가네꼬 히사시
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Abstract

접촉 및 스택 패턴 사이의 세팅이 변화할 때, 심지어 스택 패턴의 크기가 변화할 때에도 스택이 분리되지 않은 반도체 장치와 그 제조 방법이 제공된다.
접촉 구멍이 층간 절연 막에서 개구된 후, 축적 전극을 구성하는 폴리실리콘막(23) 및 코어를 구성하는 BPSG 막이 차례로 형성된다. 그 다음에 BPSG 막과 폴리실리콘 막(23)을 패터닝함으로서 스택 패턴이 형성되고, 폴리실리콘 막(27)이 상기 스택 패턴의 측벽에 형성된다. 다음에 제 2 절연 막의 상부 표면이 상기 스택 패턴의 상부 표면보다 더 높은 위치에 위치되도록 실리콘 기판의 전체 표면싱에 형성되고, BPSG 막(28)은 상기 코어의 BPSG 막의 상부 표면이 노출될 때까지 에칭되어 제거된다, 그 다음에, BPSG 막(28)은 코어의 BPSG 막이 완전히 제거될 때까지 에칭된다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 실린더형 커패시터를 사용하는 DRAM 등과 같은 반도체 메모리 장치와 그 제조 방법에 관한 것이다.
최근에, DRAM'X(동적 랜덤 억세스 메모리(Dynamic Random Access Memories))가 점점 더 높은 레벨로 집적되기 때문에, 셀의 크기는 작아지는 경향이 있다. 그러나, 소프트 에러에 대한 내구성을 향상하기 위하여, 상기 커패시터는 어떤 영역의 크기를 고정해야 한다. 결국, 3차원 구조를 가지는 스택형 커패시터 셀, 트렌치형 커패시터 셀 등과 같은 셀을 사용하는 것이 필수적이다. 그 다음에, 반도체 기판에 적층되는 스택형 커패시터 셀과 같이, 기존의 형태, 실린더 형태, 핀 형태 등과 같은 다양한 형태의 셀이 제공된다.
본 명세서는 일반적인 실리더형 커패시터를 형성하는 방법에 대하여 상술한다.
먼저, 확산층 영역(2), 필드 옥사이드 막(3)(장치 분리 산화물 막), 비트 라인(4) 및 층간 절연 막(5)이 도 1(a)에 도시된 같이, 실리콘 기판상에 형성된 후, 에칭-중지 막(6)이 상기 실리더의 코어를 제거하는 시간에 스토퍼를 구성하도록 형성된다. 여기서, 일반적으로 BPSG 막이 층간 절연 막(5)으로 사용된다. 그 다음에, 도 1에 도시된 것과 같이, 층간 절연 막(5)에서, 접촉 구멍(7)이 확산층 영역(2)에까지 개구된다. 그다음에, 도 1(c)에 도시된 것과 같이, 실리콘의 코어를 구성하는 폴리실리콘 막(8)과 BPSG 막(9)이 상기 실리콘 기판(1)의 전체 표면상에 형성된다.
그 다음에, 도 1(d)에 도시된 것과 같이, 폴리실리콘 막(8) 및 마스크로 포토레지스트 막(10)을 이용하는 BPSG 막을 패터닝(patternning)함으로서, 폴리실리콘 막(8)과 BPSG 막(9)은 축적 전극 형성 영역에 유지될 수 있다. (이 단계에서 형성된 스택형 막은 스택 패턴으로 지칭된다). 다음에, 포토레지스트 막(10)이 제거되고 폴리실리콘 막이 전체 표면상에 다시 형성되고, 실리콘 기판을 에칭함으로서 상기 폴리실리콘 막(12)이 도 1(e)에 도시된 스택 패턴(11)의 측벽에만 남아있게 된다. 상기 방식으로, 스택 패넌(11)은 상기 BPSG 막으로 형성된 코어가 폴리실리콘으로 형성된 외벽의 내부에 충전되는 상태가 된다. 다음에, BPSG 막(9)은 에칭 중지 막(6)과 관련하여 제거된 고 선택비를 가지는 에칭 기술에 의해 에칭되고, 스택 패턴(11)은 도 1에 도시된 것과 같이 코어가 제거된 원통형 구조가 되어 축적 전극(13)을 완성한다.
그 다음에, 유전체 막과 상부 전극을 차례로 형성함으로서 커패시터 구조가 얻어질 수 있다. 상기 형태의 실린더 커패시터를 형성하는 방법이 일본 특허 공개 공보 제 29463/94호에 개시되어 있다. 에칭 중지 막 재료로 실리콘 질소를 사용하는 일례가 상기 특허 공개공보에 나타나 있다. 그 당시에는 코어 BPSG 막을 제거하기 위하여 완충 형광 산(BHF)을 이용하는 것이 일반적이다. 또한, 에칭 중지 재료로 실리콘 산화물 증기가 사용되고, 코어 BPSG 막(1992 IEDM TECHNICAL DIGEST 259 내지 262 페이지)을 선택적으로 제거하기 위하여 개스 상태의 HF가 사용되는 유용한 기술이 있다.
본 명세서에 있어서, 기존의 포토리소그래피 기술이 고찰된다. 상기 포토리소그래피 기술은 장치의 소형화 및 그에 따른 고집적의 한계 때문에 거의 한계에 이르렀다. 예를 들면, 노출(exposing) 장치의 3σ에서 세팅 정밀도는 약 ±0.07㎛인 반면, 0.025㎛에서 최소 디자인 룰을 이용하여 제조되는 256M DRAM's의 세팅 마진은 약 0.05㎛이다.또한, 구조상의 문제로 상기 패턴이 서브-어레이(sub-array)의 말단부에서 더 작아지는 현상이 나타난다. 결국, 상기 패턴의 세팅에서 변화가 발생되고 상기 패턴은 맣은 경우에 있어서 소요된 크기보다 더 작아질 것이다.
그런데, 실린더 커패시터를 형성하기 위한 전술한 종래의 방법에서, 스토퍼를 사용하는 공정은 실린더의 코어를 구성하는 BPSG 막과 상기 스토퍼를 구성하는 실리콘 니트라이드 막 또는 실리콘 옥사이드 막 사이의 고 에칭 선택비 기술을 이용한다. 그러나, 전술한 바와 같이, 포토리소그래피 기술의 한계 때문에, 접촉 구멍과 관련된 스택 패턴의 형성시 레지스터 패턴의 형성에 있어서 변화가 발생된다. 반면에, 상기 스택 형성이 상기 레지스트 패턴의 크기가 작은 상태에서 에칭될 때, 도 1(g)에 도시된 슬릿(14)이 발생되고 상기 층간 절연 막(5)의 BPSG 막이 노출된다. 또한, BPSG 막이 상기 상태에서 코어의 제거를 위하여 에칭되면, 에칭 액체가 슬릿(14)에 침투되어 도 1(h)에 도시된 갭(15)이 발생되고 상기 층간 절연 막(5)의 BPSG 막이 크게 후퇴한다. 그 다음에 상기 상태에서 클리닝 등과 같은 공정이 상기 상태를 거치게되면, 베이스와의 약한 결합으로 인하여 스택 패턴이 들어올려지는 심각한 문제가 발생하여 상기 부분은 커패시터의 기능을 중지한다.
본 발명은 전술한 문제를 해결하도록 되어있고, 본 발명의 목적은 상기 접촉부와 상기 스택 패턴이 세팅의 변화를 발생하고 상기 스택의 크기가 작을 때에도 스택 패턴이 분리되지 않는 반도체 장치와 상기 반도체 장치 제조 방법을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 본 발명은 축적 전극, 유전 막 및 상부 전극이 층간 절연 막상에 적층되는 커피새터를 가지는 반도체 장치를 제공한다.
상기 반도체 장치는 층간 절연 막의 축적 전극 주위에 형성된 층간 막과, 상기 축적 전극의 최상부 부분보다 더 낮은 위치 및 상기 축적 전극의 하부 표면보다 더 높은 위치에 위치된 절연 막의 상부 표면을 포함한다.
전술한 절연 막으로, 실리콘 니트라이드 막, 실리콘 옥사이드 막 또는 BPSG 막 중 어느 한 막이 사용될 수 있다.
또한, 본 발명은 층간 절연 막상에 적층된 커패시터와 상기 커패시터의 축적 전극내에 실린더 구조를 가지는 반도체 장치를 제조하는 방법을 제공한다.
상기 방법은 a) 반도체 실리콘 기판상에 층간 절연 막을 형성한 후, 도전층을 형성한 다음 층간 절연 막에 상기 도전층에 이르는 접촉 구멍을 개구하는 단계와, b) 층간 절연 막과 접촉 구멍의 내부를 넘어 연장되는 반도체 기판의 표면 전체에 축적 전극을 형성하는 제 1 도전 막을 형성하는 단계와, c) 실리콘 기판의 전체 표면상에 제 1 절연 막을 형성하는 단계와, d) 제 1 절연 막과 상기 제 1 도전 막이 축적 전극 형성 영역에 남아있도록 상기 실리콘 기판을 패터닝하는 단계와, e) 패턴된 상기 제 1 절연 막과 상기 제 1 도전 막의 측벽에 제 2 도전 막을 형성하는 단계와, f) 제 2 절연 막의 상부 표면이 상기 제 1 절연 막의 상부 표면보다 더 높은 위치에 위치되도록 상기 실리콘 기판의 전체 표면상에 제 2 절연막을 형성하는 단계와, g) 상기 제 1 절연 막의 상부 표면이 노출될 때까지 상기 제 2 절연 막을 제거하는 단계와, h) 상기 제 1 절연 막이 제거될 때가지 제 1 도전 막과 제 2 도전 막과 관련된 고 선택비 에칭 조건하에서 상기 제 1 절연 막과 상기 제 2 절연 막을 에칭하는 단계를 포함한다.
또한, 전술한 바와 같이, 축적 전극을 구성하는 제 1 도전 막은 실리콘 기판의 전체 표면상에 형성된다, 동시에, 제 1 도전 막은 제 1 도전 막으로 접촉 구멍의 내부를 채우는 대신에 처음에 접촉 구멍에 선택적으로 형성된 후, 축적 전극을 구성하는 제 2 도전 막이 실리콘 기판의 전체 표면상에 형성될 수 있다. 한편, 스토퍼 절연 막이 처음에 층간 절연 막상에 형성된 후, 접촉 구멍이 개구되고, 축적 전극을 구성하는 제 1 도전 막이 실리콘 기판의 전체 표면에 형성되고, 동시에 접촉 구멍의 내부는 제 1 도전 막으로 채워질 수 있다.
본 발명에 따라서, 접촉 구멍 패턴과 포토리소그래피 공저에서 제 1 도전 막 및 제 1 도전 막의 패턴 사이에서 세팅의 변화가 일어날 때, 또는 상기 제 1 절연막과 제 1 도전 막의 패턴이 작아서 슬릿이 상기 층간 절연 막에 형성될 때, 슬릿은 제 2 절연 막으로 채워진다. 동시에, 실린더의 코어를 구성하는 제 1 절연 막이 제 2 절연 막보다 더 두껍기 때문에, 층간 절연 막은 노출되지 않고 제 1 절연막을 제거할 때 즉, 실린더의 코어를 제거할 때 결코 에칭되지 않는다.
제1a도 내지 제1f도는 실린더형 커패시터를 가지는 종래의 반도체 장치 제조 방법을 단계적으로 나타낸 공정 흐름도.
제1g도 및 제1h도는 전술한 반도체 장치 제조 방법의 무제점을 예시한 도면.
제2a도 내지 제2h도는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 방법을 단계적으로 나타낸 공정 흐름도.
제3a도 내지 제3h도는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 방법을 단계적으로 나타낸 공정 흐름도.
제4a도는 커패시턴스 절연 막 본 발명의 제 2 실시예에 따른 반도체 장치의 플레이트 전극이 형성된 후의 상태를 도시한 평면도이고, 제4b도는 제4a의 선 B-B을 따라서 절취된 단면도이고, 제4c도는 제4a도의 선 C-C을 따라서 절취된 단면도.
제5a도 내지 제5c도는 본 발명의 이점을 예시한 도면.
제6a도 내지 제6g도는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 방법을 단계적으로 나타낸 공정 흐름도.
〈도면의 주요부분에 대한 부호의 설명?
17 : 실리콘 기판 18 : 활산층 영역(도전층)
19 : 필드 옥사이드 막 20 : 비트라인
21 : 층간 절연 막 22 : 접촉 구멍
23 : 폴리실리콘 막(제 1 도전 막) 24 : BPSG 막(제 1 절연 막)
25 : 스택 레지스트 패턴 26 : 스택 패턴
27 : 폴리실리콘 막(제 2 도전막) 29 : BPSG 막(제 2 절연 막)
29 : 축적 전극
본 발명에 따른 제 1 실시예는 도 2(a) 내지 도 2(h)와 관련하여 설명될 것이다. 도 2(a) 내지 도 2(h)는 제 1 실시예에 따른 반도체 제조 방법을 단계적으로 나타내는 공정 흐름도이다. 덧붙여 말하자면, 다음의 실시예에 이용된 모든 도면에서, 본 발명의 특징인 실린더 커패시터 부분만 도시된다. 상기 반도체 장치에 당연이 존재하는 게이트 전극과 같은 다른 부분에 대한 실례와 설명은 생략된다.
먼저, 도 2(a)에 도시된 것과 같이, 확산층 영역(18)(도전층), 필드 옥사이드 막(19), 비트 라인(20) 및 층간 절연 막(21)이 실리콘 기판(17)(반도체 기판)상에 형성되고, 상기 확산층 여역(18)에 이르는 접촉 구멍(22)이 개구된다. 그 다음에 예를 들면, 도 2(b)에 도시된 것과 같이, 접촉 플러그와 축적 전극을 구성하는 약 0.2㎛ 두께의 폴리실리콘 막(23)(제 1 도전 막)과 실린더의 코어를 구성하는 약 0.8㎛ 두께의 BPSG 막(24)(제 1 절연 막)이 상기 실리콘 기판의 표면 전체에 걸쳐서 차례로 형성된다. 이 때, 예를 들면, 약 1×1020[atom/㎤]의 인이 불순물로 폴리실리콘 막(23)에 주입될 수 있다.
그 다음에, 도 2(c)에 도시된 바와 같이, 마스크로 스택 레지스트 패턴(25)을 사용하여 BPSG 막(24)과 폴리실리콘 막(23)을 패턴하고 스택 패턴(26)을 형성하는데 포토리소그래피 기술이 이용된다. 다음에, 스택 레지스트 패턴(25)이 제거되고 두께가 약 0.1㎛인 상기 폴리실리콘 막(제 2 도전 막)이 상기 실리콘 기판의 표면 전체에 형성된 후, 제 2 도전 막이 다시 에칭된다. 결국, 도 2(d)에 도시된 것과 같이, 폴리실리콘 막(27)은 스택 패턴(26)의 측벽에 남아있게 된다. 이 때, 약 1×1020[atom/㎤]의 인이 불순물로 폴리실리콘 막(27)에 주입될 수 있다.
다음에, 도 2(e)에 도시된 바와 같이, 예를 들면, 두께가 약 0.8㎛인 BPSG 막(28)(제 2 절연 막)이 상기 실리콘 기판의 표면 전체에 걸쳐 형성된다. 그 다음에, 도 2(f)에 도시된 바와 같이, BPSG 막(28)은 코어의 BPSG 막(24)의 상부 표면과 스택 패턴(26) 측벽의 폴리실리콘 막의 최상부 부분이 노출되도록 에칭된다. 이 때, 도면에는 도시되지 않지만, 메모리 셀 영역의 내부만 에칭된다. 레지스트 패턴이 포토리소그래피 기술에 의해 미리 형성되어 에칭은 상기 메모리 셀 영역 외부로 진전되지 않는다. 또한, 레지스트 패턴이 형성되지 않고, 상부부의 BPSG 막(28)이 CMP(화학적 기계 연마(Chemical Mechnical Ploishing))에 의해 제거될 수 있다. 결국, 스택 패턴(26)의 주변이 BPSG 막(28)으로 채워지는 상태에 있게 된다.
그 다음에, 도 2(g)에 도시된 것과 같이, 실리콘 기판의 전체 표면은 상기 코어의 BPSG 막(24)이 제거되고 폴리실리콘 막(23)의 상부 표면이 완전히 노출되도록 희석 하이드로플루오릭 산(DHF)에 의해 에칭된다. 결국, 스택 패턴(26)은 코어가 제거되어 넓은 표면 영역을 가지는 축적 전극(29)을 형성하는 실린더 구조가 된다. 그 다음에, 유전체 막과 상부 전극을 차례로 형성하여 커패시터 구조가 얻어질 수 있다.
또한, 상기 스택 패턴(26)이 형성된 후, 상기 BPSG 막(28) 대신에 실리콘 옥사이드 막(제 2 절연 막)이 상기 스택 패턴(26)을 삽입하기 위한 막으로 사용될 수 있다. 상기 경우에 있어서, 실리콘 옥사이드 막은 BPSG 막보다 희석 하이드록플루오릭 산(DHF)에 대하여 더 작은 에칭률을 가지기 때문에, 더 두꺼운 시리콘 옥사이드 막(30)이 도 2(h)에 도시된 것과 같이, BPSG 막(28)의 경우보다 스택 패턴(26)의 외부에 남는다. 그 다음에, 유사한 방법으로 유전체 막과 상부 전극을 차례로 형성함으로서 상기 커패시터 구조가 얻어질 수 있다.
본 발명의 제 2 실시예는 도 3(a) 내지 도 3(h) 및 도 4(a) 내지 도 4(c)와 관련하여 하기에 상술된다. 도 3(a) 내지 도 3(h)는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 방법을 단계적은 방법으로 나타내는 공정 흐름도이다. 제 2 실시예에 따른 제조 방법은 접촉 플러그부가 축적 전극을 구성하는 폴리실리콘으로 부터 독립적으로 형성된다는 점에 있어서, 제 1 실시예에 따른 방법과 다르다.
먼저, 확산층 영역(18), 필드 옥사이드 막(19), 비트 라인(20) 및 층간 절연막(21)이 도 3(a)에 도시된 것과 같이 실리콘 기판(17) 상에 형성된 후, 상기 확산층 영역(18)에 이르는 접촉 구멍(22)이 개구된다. 다음에, 두께가 약 0.2㎛인 폴리실리콘 막(제 1 도전 막)이 그 표면 전체에 걸쳐 형성된 후, 폴리실리콘 막이 에치 백 기술에 의해 도 3(b)에 도시된 접촉 구멍(22)에만 남아있는 방식으로 폴리실리콘 플러그(31)가 형성된다. 덧붙여 말하자면, 상기 폴리실리콘 플러그(31)는 선택적인 폴리실리콘 성장 기술을 이용하여 형성될 수 있다. 또한, 예를 들면, 1×1020[atom/㎤]의 인이 불순물로 상기 폴리실리콘 플러그(31)에 주입될 수 있다.
그 다음에, 도 3(c)에 도시된 것과 같이, 두께가 약 0.2㎛인 폴리실리콘 막(32)(제 2 도전 막)과 두께가 약 0.8㎛인 BPSG 막(24)(제 1 절연 막)이 차례로 실리콘 기판의 표면 전체에 걸쳐 형성된다. 이 때, 예를 들면, 1×1020[atom/㎤]의 인이 불순물로 상기 폴리실리콘 막(32)에 주입될 수 있다. 그 다음에, 도 3(d)에 도시된 것과 같이, 폴리실리콘 막(32)과 상기 BPSG 막(24)을 패터닝하고, 마스크로 스택 레지스트 패넌(25)을 이용하고, 포토리소그래피 기술을 이용하여 스택 패턴(33)을 형성한다. 다음에, 상기 스택 레지스트 패넌(25)이 제거되고 두께가 약 0.1㎛인 폴리실리콘 막(제 3 도전 막)이 실리콘 기판의 표면 전체에 걸쳐 형성된 후, 폴리실리콘 막(27)은 도 3(e)에 도시된 에치 백 기술을 이용하여 스택 패턴(33)의 측벽에만 남아있다. 이 때, 예를 들면, 1×1020[atom/㎤] 정도의 인이 불순물로 상기 폴리실리콘 막(27)에 주입될 수 있다.
그 다음에, 두께가 약 0.8㎛인 BPSG 막(28)(제 2 절연 막)이 상기 실리콘 기판의 표면 전체에 걸쳐 형성된다. 그 다음에, 도 3(g)에 도시된 것과 같이, 코어의 BPSG 막(24)의 상부 표면과 스택 패턴(33) 측벽의 폴리시리콘 막(27)의 최상부가 노추뢰도록 BPSG 막(28)은 에칭된다. 이 때, 도면에 도시되지 않지만, 메모리 셀 영역의 내부만 에칭된다. 상기 메모리 셀 영역의 외부에서, 기판의 에칭이 진전되지 않도록 레지스트 패턴은 포토리소그래피 기술을 이용하여 형성된다, 또한, 상기 레지스트 패턴이 형성되지 않고, 상부의 BPSG 막(28)은 CMP에 의해 제거될 수 있다. 결국, 스택 패턴(33)의 주변이 BPSG 막(28)으로 채워지는 상태가 된다.
그 다음에, 도 3(h)에 도시된 것과 같이, 상기 실리콘 기판의 전체 표면은 예를 들면, 코어의 BPSG 막(24)이 제거되고 폴리실리콘(32)의 상부 표면이 완전히 노출될 정도로 희석 하이드로풀루오릭 산에 의해 에칭된다. 결국, 스택 패턴(33)은 코어가 제어되어 축적 전극(34)을 완성하는 실린더 구조로 된다. 그 다음에, 도 4(b) 및 4(c)에 도시된 것과 같이, 유전체 막(35)과 상부 전극(36)을 차례로 형성함으로서 커패시터 구조가 얻어질 수 잇다.
전술한 제 1 및 제 2 실시예에 따른 반도체 장치 제조 방법에, 스택을 형성하는 동안 포토그래피 공정에서접촉 구멍 패턴과 관련하여 스택 레지스트 패턴이 크게 붕괴되고, 스택 레지스트 패턴이 작아서 도 5(a)에 도시된 층간 절연 막(21)에 슬릿이 형성될 때, 상기 슬릿(14)은 그 후 도 5(b)에 도시된 BPSG 막(28)으로 채워진다. 그 다음에, 실리콘 기판의 전체 표면이 실린더의 코어를 제거하기 위해 에칭될 때에도, 상기 반도체 장치 제조 방법으로 상기 스택 패턴 주위의 BPSG 막(28)은 코어의 BPSG 막(24)보다 더 두꺼워서, 코어의 상기 BPSG 막(24)이 도5(c)에 도시된 것과 같이 완전히 제거될 때, 상기 BPSG 막(28)은 스택(33) 주위에 여전히 남아 있다. 따라서, 층간 절연 막(21)의 슬릿(14)부는 결코 에칭되지 않고, 이 때문에 에칭 액체가 슬릿의 내부로 스며들어 갭을 발생하여 상기 스택 패턴이 사라지는 종래 기술의 문제점을 해결될 수 있다.
본 발명의 제 3 실시예는 도 6(a) 내지 도 6(g)와 관련하여 하기에 상술된다. 도 6(a) 내지 도 6(g)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 단계적인 방법으로 나타내는 흐름도이다. 제 3 실시예에 따른 제조 방법은 상기 실리콘 니트라이드 막이 층간 절연 막상에 형성되고 실린더 구조가 스토퍼 막으로 수용된 실리콘 니트라이드 막으로 구성된다는 점에서 제 1 및 제 2 실시예에 따른 방법과 다르다.
먼저, 도 6(a)에 도시된 것과 같이, 확산층 영역(18), 필드 옥사이드 막(19), 비트 라인(20) 및 층간 절연 막(21)이 실리콘 기판(17)상에 형성된다. 그 다음에, 실리콘 나트라이드 막(38)(스토퍼 절연 막)이 상기 층간 절연 막(21)상에 형성된다. 그 다음에, 도 6(b)에 도시된 것과 같이, 상기 확산층 영역(18)에 이르는 접촉 구멍(22)이 개구된다. 그 다음에, 도 6(c)에 도시된 것과 같이, 예를 들면, 접촉 플러그와 축적 전극을 구성하는 두께가 약 0.2㎛인 폴리실리콘 막(23)과 실리더의 코어를 구성하는 두께가 0.8㎛인 BPSG 막(24)이 차례로 상기 실리콘 기판의 표면 전체에 걸쳐 형성된다. 이 때, 예를 들면, 1×1020[atom/㎤]의 인이 불순물로 폴리실리콘 막(23)에 주입된다.
그 다음에, 도 6(d)에 도시된 것과 같이, 포토리소그래피 기술에 의해 마스크로 스택 레지스트 패턴(25)을 이용하여 폴리실리콘 막(23)과 BPSG 막(24)을 패턴하여 스택 패넌(26)이 형성된다. 그 다음에, 스택 레지스트 패턴(25)이 제거되고 두께가 약 0.1㎛인 상기 폴리실리콘 막이 상기 실리콘 기판의 표면 전체에 형성된 후, 상기 실리콘 기판은 에칭되어 결국 도 6(e)에 도시된 것과 같이, 폴리실리콘 막(27)은 스택 패턴(26)의 측벽에만 남아있게 된다. 이 때, 예를 들면, 약 1×1020[atom/㎤]의 인이 불순물로 폴리실리콘 막(27)에 주입될 수 있다.
다음에, 도 6(f)에 도시된 바와 같이, 예를 들면, 두께갸 약 0,8㎛인 BPSG 막(28)(제 2 절연 막)이 상기 실리콘 기판의 표면 전체에 걸쳐 형성된다, 그 다음에, 도 6(g)에 도시된 바와 같이, 예를 들면 실리콘 기판의 전체 표면이 DHA를 이용하여 코어의 BPSG 막(24)이 제거되고 상기 폴리실리콘 막(23)의 상부 표면이 완전히 노출되도록 애칭된다. 결국, 스택 패넌(26)은 코어가 제거되어 축적 전극(29)이 완성되는 실린더 구조가 된다. 이 때, 도시되지 않지만, 에칭은 셀 외부의 실리콘 니트라이드 막(38)으로 중지된다. 그 다음에, 유전체 막과 상부 전극을 차례로 형성하여 커패시터 구조가 얻어질 수 있다.
또한, 제 3 실시예에서, 스택 레지스트 패턴이 변형되어 더 작아질 때에도 상기 스택 패턴이 사라지는 것을 방지할 수 있다는 점에서 제 1 실시예 및 제 2 실시예와 동일한 이점이 얻어질 수 있다. 또한, 제 3 실시예의 경우, 층간 절연 막(21)의 에칭이 에치-백 시간에 셀 부분외의 영역에서 보호될 수 있도록, 층간 절연 막(21)상의 실리콘 니트라이드 막(38)이 에칭 스토퍼 막으로 사용된다.
앞에서 상세히 설명한 바와 같이, 세팅의 변화가 접촉 구멍 패턴과 포토리소그래피의 공정에서의 제 1 절연 막 및 제 1 도전 막 패턴 사이에서 발생되고, 제 1 절연 막과 제 1 도전 막의 패턴이 작아져서 슬릿이 층간 절연 막에 형성된 후, 상기 슬릿은 제 2 절연 막으로 채워진다. 동시에, 제 2 절연 막은 실린더의 코어를 구성하는 제 1 절연 막보다 더 두껍기 때문에, 제 1 절연 막이 제거되고, 층간 절연 막은 실린더의 코어를 제거할 때 노출되지 않고 상기 층간 절연 막은 에칭되지 않는다. 결국, 상기 공정이 진행되고 상기 부분이 커패시터로서의 기능을 하지 않을 때 상기 스택 사라지는 종래의 문제점은 해결되어 반도체 장치의 수율은 향상될 수 있다.
그러나, 본 발명의 특징과 이점이 전술한 상세에 나타났지만, 상기 개시는 단지 예시일 뿐이며, 첨부된 청구항의 범위 내에서 상기 부분의 배열에 변화가 만들어질 수 있음을 주지한다.

Claims (12)

  1. 층간 절연 막상에 적층된 커패시터를 가지며, 그 커패시터의 축적 전극이 실린더 구조를 가지는 반도체 장치 제조 방법에 있어서, a) 도전층을 가지는 반도체 기판상에 층간 절연 막을 형성한 후, 상기 층간 절연 막에서 도전층에 이르는 접촉 구멍을 개구하는 단계와, b) 상기 층간 절연 막과 상기 접촉 구멍의 내측으로 연장되는, 반도체 기판의 전체 표며상에 제 1 도전 막을 형성하는 단계와, c) 상기 기파의 전체 표면상에 제 1 절연 막을 형성하는 단계와, d) 제 1 절연 막과 상기 제1 도전 막이 축적 전극 형성 영역에 남아있도록 제 1 절연 막과 제 1 도전 막을 패터닝하는 단계와, e) 패턴된 상기 제 1 절연 막과 상기 제1 도전 막의 측벽에 축적 전극의 외부 원주부를 구성하는 제 2 도전 막을 형성하는 단계와, f) 제 2 절연 막의 상부 표면이 상기 제 1 절연 막의 상부 표면보다 더 높게 되도록 기판의 전체 표면상에 제 2 절연 막을 형성하는 단계와, g) 상기 제 1 절연 막의 상부 표면이 노출될 때까지 상기 제 2 절연 막을 제거하는 단계와, h) 상기 제 1 절연 막이 제거될 때까지 고 선택비 에칭 조건하에서 상기 제 1 절연 막과 상기 제 2 절연 막을 에칭 백하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 층간 절연 막상에 적층된 커패시터를 가지며, 그 커패시터의 축적 전극이 실린더 구조를 가지는 반도체 장치 제조 방법에 있어서, a) 도전층을 가지는 반도체 기판상에 층간 절연 막을 형성한 후, 상기 층간 절연 막에서 상기 도전층에 이르는 접촉 구멍을 개구하는 단계와, b') 상기 접촉 구멍내에 제 1 도전 막을 선택적으로 형성하는 단계와, b") 상기 반도체 기판의 전체 표면상에 축적 전극을 구성하는 제 2 도전 막을 형성하는 단계와, c) 상기 기판의 전체 표면상에 제 1 절연 막을 형성하는 단계와, d') 제 1 절연 막과 상기 제 2 도전 막이 축적 전극 형성 영역에 남아있도록 제 1 절연 막과 제 2 도전 막을 패터닝하는 단계와, e') 패턴된 상기 제 1 절연 막과 상기 제 2 도전 막의 측벽에 축적 전극의 외부 원주부를 구성하는 제 3 도전 막을 형성하는 단계와, f) 상기 제 2 절연 막의 상부 표면이 상기 제 1 절연 막의 상부 표면보다 더 높은 위치에 위치하도록 반도체 기판의 전체 표면상에 제 2 절연 막을 형성하는 단계와, g) 상기 제 1 절연 막의 상부 표면이 노출될 때 까지 상기 제 2 절연 막을 제거하는 단계와, h) 상기 제 1 절연 막이 제거될 때까지 고 선택비 에칭 조건하에서 상기 제 1 절연 막과 상기 제 2 절연 막을 에칭 백하는 단계를 포함하는 반도체 장치 제조 방법.
  3. 층간 절연 막상에 적층된 커패시터를 가지며, 그 커패시터의 축적 전극이 실린더 구조를 가지는 반도체 장치 제조 방법에 있어서, a') 도전층을 가지는 반도체 장치상에 층간 절연 막을 형성한 후, 상기 층간 절연 막상에 스토퍼 절연 막을 형성하는 단계와, a") 상기 스토퍼 절연 막과 상기 층간 절연 막에서 상기 도전층에 이르는 접촉 구멍을 개구하는 단계와, b") 상기 스토퍼 절연 막과 상기 접촉 구멍의 내측으로 연장되는, 반도체 기판의 전체 표면에 축적 전극을 구성하는 제 1 도전 막을 형성하는 단계와, c) 상기 기판의 전체 표면상에 제 1 절연 막을 형성하는 단계와, d) 제 1 절연 막과 상기 제 1 도전 막이 축적 전극 형성 영역에 남아있도록 제 1 절연 막과 제 1 도전 막을 패터닝하는 단계와, e) 패턴딘 상기 제 1 절연 막과 상기 제 1 도전 막의 측벽에 축적 전극의 외부 원주부를 구성하는 제 2 도전 막을 형성하는 단계와, f) 제 2 절연 막의 상부 표면이 상기 제 1 절연 막의 상부 표면보다 더 높은 위치에 위치하도록 제 2 절연 막을 형성하는 단계와, g) 상기 제 1 절연 막의 상부 표면이 노출될 때 까지 상기 제 2 절연 막을 제거하는 단계와, h) 상기 제 1 절연 막의 상부 표면이 노출될 때까지 고 선택비 에칭 조건하에서, 상기 제 1 절연 막과 상기 제 2 절연 막을 에칭 백하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 에칭 백 단계에서는, 상기 제 1 절연 막과 상기 제 2 절연 막의 에칭률이 같은 조건에서, 또는 제 1 절연 막의 에칭률이 제 2 절연 막의 에칭률보다 더 큰 조건에서, 에칭 백을 행하는 반도체 장치 제조 방법.
  5. 제3항에 있어서, 상기 제 2 절연 막은 상기 제 1 절연 막의 상부 표면이 노출될 때까지 상기 제 2 절연 막을 제거하는 단계에서 에칭 또는 화학적 기계 연마에 의해 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제3항에 있어서, 상기 제 1 절연 막의 상부 표면이 노출될 때까지 제 2 절연 막을 제거하는 단계에서는 상기 셀 메모리 영역내의 제 2 절연 막만이 선택적으로 제거되는 반도체 장치 제조 방법.
  7. 제4항에 있어서, 상기 에칭 백 단계에서는, 상기 제 1 절연 막과 상기 제 2 저연 막의 에칭률이 같은 조건에서, 또는 제 1 절연 막의 에칭율이 제 2 절연 막의 에칭률보다 더 큰 조건에서, 에칭 백을 행하는 반도체 장치 제조 방법.
  8. 제4항에 있어서, 상기 제 2 절연 막은 상기 제 1 절연 막의 상부 표면이 노출될 때가지 상기 제 2 절연 막을 제거하는 단계에서 에칭 또는 화학적 기계 연마에 의해 제거되는 반도체 장치 제조 방법.
  9. 제4항에 있어서, 상기 제 1 절연 막의 상부 표면이 노출될 때가지 제 2 절연 막을 제거하는 단계에서는 상기 셀 메모리 영역내의 제 2 절연 막만이 선택적으로 제거되는 반도체 장치 제조 방법.
  10. 제5항 있어서, 상기 에칭 백 단계에서는, 상기 제 1 절연 막과 상기 제 2 절연 막의 에칭률이 같은 조건에서, 또는 제 1 절연 막의 에칭률이 제 2 절연 막의 에칭률보다 더 큰 조건에서, 에칭 백을 행하는 반도체 장치 제조 방법.
  11. 제5항에 있어서, 상기 제 2 절연 막은 상기 제 1 절연 막의 상부 표면이 노출될 때까지 상기 제 2 절연 막을 제거하는 단계에서 에칭 또는 화학적 기계 연마에 의해 제거되는 반도체 장치 제조 방법.
  12. 제5항에 있어서, 상기 제 1 절연 막의 상부 표면이 노출될 때까지 제 2 절연 막을 제거하는 단계에서는 상기 셀 메모리 영역내의 제 2 절연 막만이 선택적으로 제거되는 반도체 장치 제조 방법.
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