KR20000003433A - 반도체소자의 커패시터 제조방법 - Google Patents

Abstract

반도체소자의 커패시터 제작시 PSG막의 증착 및 CMP공정 적용을 통하여 브릿지 현상이 없는 반도체소자의 커패시터를 제조하기 위하여 반도체기판 상부에 도전층을 형성하는 단계와, 상기 도전층 상부에 커패시터 형성용 희생층을 형성하는 단계, 상기 희생층 및 도전층을 소정패턴으로 패터닝하는 단계, 상기 도전층 및 희생층패턴을 포함한 기판 전면에 측벽 형성용 도전층을 형성하는 단계, 전면 건식식각에 의해 상기 측벽 형성용 도전층을 식각하여 상기 도전층 및 희생층패턴의 측면에 도전성 측벽을 형성하는 단계, 기판 전면에 상기 커패시터 형성용 희생층과 동일한 물질층을 형성하는 단계, CMP공정을 통해 상기 물질층 및 도전성 측벽의 상부까지 전면 연마하는 단계, 및 상기 물질층 및 커패시터 형성용 희생층을 습식식각에 의해 제거하는 단계로 이루어지는 반도체소자의 커패시터 제조방법을 제공한다.

Description

반도체소자의 커패시터 제조방법

본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로, 특히 반도체소자의 커패시터 제작시 PSG(phospho silicate glass)막의 증착 및 CMP(chemical mechanical polishing)공정 적용을 통하여 브릿지 현상이 없는 반도체소자의 커패시터를 제조하는 방법에 관한 것이다.

종래기술에 의한 반도체소자의 실린더구조 커패시터 제조방법에 있어서, 실린더 구조 형성을 위해 폴리실리콘 측벽을 형성하는 공정을 도 1a 내지 도 1f를 참조하여 다음에 설명한다.

먼저, 도 1a를 참조하면, 폴리실리콘층(1)과 코어 산화막인 PSG층(2) 및 ARC층(3)을 차례로 형성하고 소정패턴으로 패터닝한 후, 그 전면에 측벽 형성용 폴리실리콘(4)을 증착한다.

이어서 도 1b에 나타낸 바와 같이 상기 폴리실리콘층(4)을 전면 건식식각하여 도 1c와 같은 폴리실리콘 측벽(4)을 얻는다. 이때, 전면 건식식각은 Cl2계의 가스를 이용하여 행하는데 건식식각의 이방성 특성으로 인하여 그림과 같은 형상이 얻어진다.

다음에 도 1d를 참조하면, 반도체기판상의 단차지역에 남아 있는 폴리실리콘층을 제거하기 위하여 과도식각을 진행하게 되는데, 이때 공정진행과정에서 앞서 형성된 폴리실리콘 측벽(4)의 상부도 식각되어 날카로운 형태(6)로 된다. 이와 같은 현상의 원인은 아직까지 정확하게 밝혀지지 않았으나, 과도식각을 진행하면서 ARC층(3)까지 함께 식각되는데 이때 식각되어 나오는 ARC의 산화막 성분이 측벽에 재증착되면서 반응물을 형성하게 되고 이렇게 형성된 반응물이 본 식각계인 Cl2계에서 식각속도가 매우 느려 측벽의 과도식각공정후 PSG층(2)위의 ARC층(3)을 모두 제거한 후에도 식각되지 않고 남게 되어 최종 형태가 도 1d와 같은 형태를 이루는 것으로 추정하고 있다.

다음에 도 1e를 참조하면, 상기 PSG막을 HF용액에 의해 제거한다. 도시된 바와 같이 측벽(4)의 상부에 형성된 0.1㎛미만의 날카로운 형태를 이너펜스(inner fence)(6)라고 하며, 이러한 이너펜스에는 식각공정을 진행하는 과정에서 미세균열(micro crack)이 형성되어 PSG층(2)을 HF용액으로 식각한 후에는 도 1f에 나타낸 바와 같이 측벽으로 부터 떨어져 나가 주위에 위치하고 있는 다른 폴리실리콘층 패턴과의 브릿지를 유발하게 되는 문제를 가지고 있다.

본 발명은 것으로, 파괴된 이너펜스 현상에 의한 폴리실리콘층간 브릿지 현상을 해결하기 위하여 폴리실리콘 측벽 형성을 위한 전면 건식식각후 코어산화막과 동일한 산화막을 적절한 두께로 추가 증착한 후, 전면 CMP공정에 의해 상기 산화막과 폴리실리콘 ARC층 및 이너펜스 위치까지의 측벽과 코어산화막층을 모두 연마한 다음 HF용액으로 코어산화막을 제거함으로써 브릿지 발생을 방지할 수 있는 반도체소자의 커패시터 제조방법을 제공하는 것을 그 목적으로 한다.

도 1a 내지 도 1f는 종래기술에 의한 반도체소자의 커패시터 제조방법을 도시한 공정순서도,

도 2a 내지 도 2e는 본 발명에 의한 반도체소자의 커패시터 제조방법을 도시한 공정순서도.

*도면의 주요부분에 대한 부호의 설명*

11.게이트 12.제1층간절연막

13.비트라인 14.제2층간절연막

15.폴리실리콘층 16.PSG층

17.폴리실리콘 측벽 18.이너펜스

20.PSG층

상기 목적을 달성하기 위한 본 발명의 반도체소자의 커패시터 제조방법은 반도체기판 상부에 도전층을 형성하는 단계와, 상기 도전층 상부에 커패시터 형성용 희생층을 형성하는 단계, 상기 희생층 및 도전층을 소정패턴으로 패터닝하는 단계, 상기 도전층 및 희생층패턴을 포함한 기판 전면에 측벽 형성용 도전층을 형성하는 단계, 전면 건식식각에 의해 상기 측벽 형성용 도전층을 식각하여 상기 도전층 및 희생층패턴의 측면에 도전성 측벽을 형성하는 단계, 기판 전면에 상기 커패시터 형성용 희생층과 동일한 물질층을 형성하는 단계, CMP공정을 통해 상기 물질층 및 도전성 측벽의 상부까지 전면 연마하는 단계, 및 상기 물질층 및 커패시터 형성용 희생층을 습식식각에 의해 제거하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2e에 본 발명에 일실시예에 따른 반도체소자의 실린더구조 커패시터 제조방법을 공정순서에 따라 도시하였다.

먼저, 도 2a를 참조하면, 반도체기판상에 통상의 반도체 기억소자 제조공정을 진행하여 게이트(11)를 형성하고, 그 전면에 제1층간절연막(12)을 형성한 후, 제1층간절연막(12)을 선택적으로 식각하여 소정영역에 비트라인 콘택영역을 형성하고 이 비트라인 콘택영역을 통해 기판 소정부분과 접속되도록 비트라인(13)을 형성한 다음, 그 전면에 제2층간절연막(14)을 형성한다. 이어서 상기 제2층간절연막(14) 및 제1층간절연막(12)을 선택적으로 식각하여 커패시터 콘택영역을 형성한 후, 상기 커패시터 콘택영역을 포함한 기판 전면에 폴리실리콘층(15)을 형성하고, 그 상부에 커패시터 형성용 희생층으로서 예컨대 PSG막(16)을 형성하고, 그위에 ARC층을 형성한 후, ARC층, PSG막(16) 및 폴리실리콘층(15)을 소정패턴으로 패터닝한다. 이어서 기판 전면에 폴리실리콘 측벽 형성을 위한 폴리실리콘(17)을 증착한다.

도 2b를 참조하면, 전면 건식식각(blanket dry etching)에 의해 상기 측벽 폴리실리콘층(17)을 식각하고 ARC층을 제거한다. 이때, 폴리실리콘측벽(17)이 형성됨과 동시에 측벽 상부는 이너펜스 형태(18)가 된다.

이어서 도 2c를 참조하면, 상기 기판 전면에 상기 커패시터 형성용 희생층과 동일한 물질층, 즉, PSG막(20)을 형성한다. 이때, PSG막(20)의 두께는 커패시터 형성용 희생막인 PSG(16)막의 두께와 같거나 그 이상으로 한다. 상기 PSG막은 APCVD(atmospheric pressure chemical vapor deposition)에 의해 증착하는 것이 바람직하며, 이때의 공정조건은 Si의 소오스;TEOS, P의 소오스;PMPi, 캐리어가스;N2, TEOS의 캐리어가스 유량;0.8SLPM-1.2SLPM, TMPi의 캐리어가스 유량;0.15SLPM -0.25SLPM, 증착 온도범위;500℃-700℃, 증착 압력범위;대기압으로 하며, 증착두께는 6000-9000Å으로 한다.

다음에 도 2d를 참조하면, 상기 PSG막(20)을 상기 측벽(17)의 이너펜스 위치까지 CMP공정을 통해 전면 연마하여 상기 이너펜스를 제거한다. 이때 연마제로는 상기 이너펜스를 PSG막(20)과 함께 연마하기 위하여 폴리실리콘과 산화막에 대한 식각비가 0.9 - 1.1로서 식각선택비가 거의 없는 산화막계 실리카 연마제를 사용한다. 상기 CMP공정시의 공정조건은 연마시간;30sec-300sec, 연마용액의 PH;10-11, 연마테이블의 rpm범위;40-60rpm, 연마패드의 rpm;20-30rpm, 연마패드의 누르는 힘(down force); 4-6psi으로 한다.

이어서 도 2e를 참조하면, 상기 PSG막들(16,20)을 HF용액으로 습식식각하여 하부 폴리실리콘층(15)과 폴리실리콘 측벽(17)으로 이루어진 커패시터 전극을 형성한다.

본 발명은 상기 CMP공정을 통해 연마되어 제거되는 폴리실리콘 측벽의 높이 감소에 따른 커패시터 단면적 감소로 인한 커패시터 용량 감소문제를 해결하기 위하여 CMP공정을 통해 연마되는 두께만큼 미리 커패시터 형성용 희생막인 PSG막의 두께를 증가시켜 형성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명은 기존의 반도체소자 제작시 커패시터간의 브릿지 현상을 유발시키는 폴리실리콘 측벽의 이너펜스 파괴 현상을 미연에 방지함으로써 커패시터간의 브릿지 발생이 없는 소자 제작을 가능하게 하여 공정을 신뢰성을 높일 수 있을 뿐만 아니라 소자 제작시 수율의 향상을 이룰 수 있다.

Claims (8)

1. 반도체기판 상부에 도전층을 형성하는 단계와,

   상기 도전층 상부에 커패시터 형성용 희생층을 형성하는 단계,

   상기 희생층 및 도전층을 소정패턴으로 패터닝하는 단계,

   상기 도전층 및 희생층패턴을 포함한 기판 전면에 측벽 형성용 도전층을 형성하는 단계,

   전면 건식식각에 의해 상기 측벽 형성용 도전층을 식각하여 상기 도전층 및 희생층패턴의 측면에 도전성 측벽을 형성하는 단계,

   기판 전면에 상기 커패시터 형성용 희생층과 동일한 물질층을 형성하는 단계,

   CMP공정을 통해 상기 물질층 및 도전성 측벽의 상부까지 전면 연마하는 단계, 및

   상기 물질층 및 커패시터 형성용 희생층을 습식식각에 의해 제거하는 단계

   를 포함하는 반도체소자의 커패시터 제조방법.
2. 제1항에 있어서,

   상기 커패시터 형성용 희생층과 상기 물질층이 PSG막인 반도체소자의 커패시터 제조방법.
3. 제1항에 있어서,

   상기 도전층 및 측벽형성용 도전층을 폴리실리콘으로 형성하는 반도체소자의 커패시터 제조방법.
4. 제1항에 있어서,

   상기 물질층 및 희생층을 HF에 의해 식각하는 반도체소자의 커패시터 제조방법.
5. 제1항에 있어서,

   상기 CMP공정시 사용하는 연마제로 산화막과 폴리실리콘에 대한 식각비가 0.9-1.1 범위내인 식각 선택비가 거의 없는 산화막계 연마제를 사용하는 반도체소자의 커패시터 제조방법.
6. 제1항에 있어서,

   상기 물질층을 APCVD에 의해 형성하는 반도체소자의 커패시터 제조방법.
7. 제1항에 있어서,

   상기 물질층을 상기 희생층과 동일하거나 그 이상의 두께로 형성하는 반도체소자의 커패시터 제조방법.
8. 제1항에 있어서,

   상기 물질층을 6000-9000Å두께로 형성하는 반도체소자의 커패시터 제조방법.