KR100478201B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
반도체 소자의 캐패시터 형성 방법Info
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Abstract
이 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 폴리 실리콘층(poly silicon layer) 상면의 희생층을 제거하는 공정과 HSG(Hemi-Spherical Grain) 실리콘층 형성을 위한 예비 세척 공정을 하나의 공정으로 단축하여 제조 단가를 낮추고, 또한 균일한 HSG 실리콘층을 형성할 수 있으며, 산화층 손상을 최소화할 수 있도록, 불순물이 도핑된 반도체 기판의 표면에 제1BPSG(BoroPhosphor Silicate Glass)층, 제2BPSG층 및 IPO(Inter Poly Oxide)층을 순차 형성하는 단계와, 상기 반도체 기판의 일정영역이 외부로 노출되도록 상기 제1BPSG층, 제2BPSG층 및 IPO층을 관통하여 컨택홀(contact hole)을 형성하는 단계와, 상기 컨택홀 및 상기 IPO층에 A폴리 실리콘(poly silicon)층을 형성하고, 상기 A폴리 실리콘층 표면에는 희생층을 형성한 후, 상기 IPO층의 일정영역이 외부로 노출되도록 상기 희생층 및 A폴리 실리콘층의 일정영역을 에칭하는 단계와, 상기 희생층 및 A폴리 실리콘층 측벽에 B폴리 실리콘층을 형성하는 단계와, 상기 A폴리 실리콘층 상면의 희생층을 HF 증기 챔버내에서 온도 65~80℃, 39.6%의 HF 증기로 에칭하여 제거한 후, HSG 실리콘층, 유전층 및 또다른 폴리 실리콘층을 순차 형성하는 단계로 이루어짐.
Description
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 더욱 상세하게 설명하면 폴리 실리콘(poly silicon)층 상면의 희생층을 제거하는 공정과 HSG(Hemi-Spherical Grain) 실리콘층 형성을 위한 예비 세척 공정을 하나의 공정으로 단축하여 제조 단가를 낮추고, 또한 균일한 HSG 실리콘층을 형성할 수 있으며, 산화층 손상을 최소화할 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에따라 미세패턴을 형성하는 방법에 대하여 많은 연구가 진행되고 있다. 이러한 고집적 반도체 소자중에 DRAM과 같은 반도체 기억소자는 메모리 셀이 차지하는 면적이 점점 감소함으로써, 메모리셀 특성을 향상시키기 위한 방안이 요구되고 있다. DRAM 소자에 있어서, 메모리 셀 특성은 메모리 셀을 구성하는 셀 캐패시터의 용량과 직접적인 관계가 있으며, 셀 캐패시터의 용량이 증가할수록 메모리 셀 특성은 향상된다. 이러한 셀 캐패시터의 용량은 축적전극의 표면적에 비례하므로, 축적전극의 표면적을 증가시킴으로써 고성능 메모리 셀을 구현할 수 있다. 따라서, 제한된 면적 내에 표면적이 증가된 축적전극을 형성하기 위하여 3차원적인 구조를 갖는 축적전극, 예컨대 실린더형 또는 핀(fin)형의 축적전극을 형성하는 방법이 제안된 바 있다. 그러나 상술한 3차원적인 구조를 갖는 축적전극은 그 형성방법이 매우 복잡하고 셀 어레이 영역과 주변회로 영역 사이에 큰 단차가 형성되어 패턴불량이 발생되는 문제점이 있다. 이러한 공정의 복잡성을 해결하기 위하여 최근에 축적전극의 표면에 HSG 실리콘층을 형성하여 축적전극의 표면적을 증대시키는 방법이 제안된 바 있다.
이러한 종래의 반도체 소자에서 통상적인 캐패시터의 형성 방법을 첨부된 도1a 내지 도1f를 참조하여 설명하면 다음과 같다.
우선 도1a에 도시된 바와 같이 소정 불순물이 도핑되고, 각종 구조물이 형성된 반도체 기판(11')을 구비한다. 즉, 상기 반도체 기판(11')에는 다수의 필드 산화층(1'), 제1폴리 실리콘(2'), 소오스(3'), 드레인(4'), 게이트 산화층(5'), 게이트 전극(6'), 스페이서(7') 등이 형성되고, 상기의 것들 표면에는 제1BPSG(BoroPhosphor Silicate Glass)층(8')이 형성되며, 상기 제1BPSG층(8')에는 제2BPSG층(9')이 형성되고, 또한 상기 드레인(4') 표면에서부터 상기 제2BPSG층(9') 내측까지 제2폴리 실리콘(10')이 연장 형성된 반도체 기판(11')을 구비한다. 여기서, 상기 필드 산화층(1'), 소오스(3'), 드레인(4') 등의 구성은 본 발명의 요지와 크게 관계없으므로 그 형성 방법의 설명은 생략하기로 한다.
이어서, 도1b에 도시된 바와 같이 제3A폴리 실리콘의 컨택(contact)을 위한 컨택홀(12')을 에칭하여 형성한다. 즉, 상기 반도체 기판(11')의 소오스(3') 및 드레인(4') 표면과 컨택될 수 있도록 상기 제1BPSG층(8') 및 제2BPSG층(9')을 에칭하여 일정 직경의 컨택홀(12')을 형성한다.
이어서, 도1c에 도시된 바와 같이 상기 컨택홀(12')을 통하여 소오스(3') 및 드레인(4')에 컨택되고, 또한 상기 제2BPSG층(9')의 표면에 증착되는 제3A폴리 실리콘(13a')을 형성하고, 상기 제3A폴리 실리콘(13a')의 표면에는 희생층(14') 예를 들면, PSG 또는 BPSG 층을 형성한다. 또한, 상기 제2폴리 실리콘(10')과 대응되는 위치의 상기 제3A폴리 실리콘(13a') 및 희생층(14')에 사진/식각 공정을 통하여 일정 직경의 컨택홀(15')을 형성한다.
이어서, 도1d에 도시된 바와 같이 상기 희생층(14')의 측벽에 상기 제3A폴리 실리콘(13a')와 연결되도록 제3B폴리 실리콘(13b')를 형성한다.
그리고, 상기 제3A폴리 실리콘(13a') 상면의 희생층(14')을 HF 식각 장비를 이용하여 제거한 후, HSG 형성 장비에서 상기 제3A폴리 실리콘(13a') 및 제3B폴리 실리콘(13b')의 표면에 HSG 실리콘층(도시되지 않음)을 형성하고, 그 HSG 실리콘층의 표면에 다시 일정 두께의 유전층(19')을 형성하며, 다른 장비에서 도1e에 도시된 바와 같이 일체의 제4폴리 실리콘(16')을 형성한다.
이때, 상기 희생층(14')을 HF로 식각한 후에는, 상기 HF를 완전히 제거하고 HSG 실리콘층이 균일하게 형성되도록 상기 제3A폴리 실리콘(13a') 및 제3B폴리 실리콘(13b')의 표면을 예비 세척한다.
또한, 상기 반도체 기판에 남아 있는 HF를 완전히 제거하기 위해 DIW(De Ionized Water)로 린스(rinse)한다.
물론, 도1f에 도시된 바와 같이 상기 캐패시터의 제4폴리 실리콘(16') 표면에는 제3BPSG(17')층을 형성하여 그 표면이 외부로부터 보호되도록 한다.
그러나, 이러한 종래의 캐패시터 형성 방법은 제3A폴리 실리콘 상면의 희생층 제거 단계가 복잡하게 진행됨으로서 제조 단가가 높아지는 단점이 있다.
즉, 상기 희생층 제거 단계는 먼저 HF를 이용하여 상기 희생층을 제거하는 단계와, 예비 세척을 통하여 상기 HF를 제거하는 단계와, DIW로 린스 하는 단계 등으로 이루어져 그 공정이 복잡해진다. 더욱이, HF 장비에서 HF 에칭을 수행한 후, HSG 형성 장비에서 예비 세척을 함으로써, 그 공정이 더욱 복잡해진다.
또한, 상기와 같이 HF 제거 단계와 예비 세척 단계에서 상기 반도체 소자가 외부에 노출되는 시간이 많아짐으로써, 소자 표면에 이물질이 많아지고 이에 따라 HSG 실리콘층이 불균일하게 형성되는 단점도 있다.
더불어, 상기 희생층 제거 단계에서 상온의 HF는 상기 희생층뿐만 아니라 하지층인 PSG 또는 BPSG도 에칭시킴으로써, 상기 제4폴리 실리콘과 제2폴리 실리콘이 상호 패턴 쇼트를 일으키는 단점도 있다.
또한, 상기 제3A폴리 실리콘 및 제3B폴리 실리콘의 표면에 남아 있는 HF를 완전히 제거하기 위해 DIW로 린스하는 단계에서 상기 제3B폴리 실리콘이 무너지는 경우도 빈번하게 발생한다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 폴리 실리콘 상면의 희생층을 제거하는 HF 공정과 HSG 실리콘층 형성을 위한 예비 세척 공정을 하나의 공정으로 단축하여 제조 단가를 낮추고, 안정적인 HSG 실리콘층을 형성할 수 있으며, 하부 산화층의 손상을 억제할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 캐패시터 형성 방법은 불순물이 도핑된 반도체 기판의 표면에 제1BPSG(BoroPhosphor Silicate Glass)층, 제2BPSG층 및 IPO(Inter Poly Oxide)층을 순차 형성하는 단계와, 상기 반도체 기판의 일정영역이 외부로 노출되도록 상기 제1BPSG층, 제2BPSG층 및 IPO층을 관통하여 컨택홀(contact hole)을 형성하는 단계와, 상기 컨택홀 및 상기 IPO층에 A폴리 실리콘(poly silicon)층을 형성하고, 상기 A폴리 실리콘층 표면에는 희생층을 형성한 후, 상기 IPO층의 일정영역이 외부로 노출되도록 상기 희생층 및 A폴리 실리콘층의 일정영역을 에칭하는 단계와, 상기 희생층 및 A폴리 실리콘층 측벽에 B폴리 실리콘층을 형성하는 단계와, 상기 A폴리 실리콘층 상면의 희생층을 에칭하여 제거한 후, 상기 A폴리 실리콘층, B폴리 실리콘층에 유전층 형성후 그 표면 및 IPO층에 일체의 또다른 폴리 실리콘층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 희생층은 PSG(Phosphor Silicate Glass) 또는 BPSG중 어느 하나일 수 있다.
또한, 상기 희생층 제거는 39.6%의 HF 증기를 이용함이 바람직하다.
또한, 상기 HF 증기는 온도가 대략 65~80℃인 상태에서 이용함이 바람직하다.
또한, 상기 HF로 희생층이 제거된 후에는 상기 A폴리 실리콘 및 B폴리 실리콘 표면에 HSG 실리콘층이 형성될 수 있다.
또한, HF 증기 챔버는 HSG 실리콘층 증착 장비와 일체로 형성됨이 바람직하다.
또한, 상기 HF 증기 챔버는 케미컬 처리 챔버(chemical process chamber)와 린스/드라이 처리 챔버(rinse/dry process chamber)로 구분될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 소자의 캐패시터 형성 방법에 의하면, 2단계의 공정(HF 공정 및 예비 세척 공정)을 1단계의 공정으로 단축하므로 제조 단가가 감소된다.
또한, HSG 실리콘층 형성 공정의 윈도우(window)가 작으나 한 모듈(module)에서 진행되므로 안정적인 HSG 실리콘층을 형성할 수 있게 된다.
또한, DIW(De Ionized Water) 린스 공정이 없음으로써, B폴리 실리콘층의 무너지는 현상이 억제되어 결국 소자의 신뢰성이 향상된다.
또한, 폴리 실리콘층의 하지층인 제2BPSG층의 손상이 억제됨으로써, 패턴간의 쇼트 현상도 제거되는 장점이 있다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 캐패시터 형성 방법을 도시한 순차 설명도이다.
먼저 도2a에 도시된 바와 같이 P형 또는 N형 불순물이 도핑되어 있으며, 표면에는 제1BPSG(BoroPhosphor Silicate Glass)층(8), 제2BPSG층(9) 및 IPO(Inter Poly Oxide)층(18)이 형성된 반도체 기판(11)을 구비한다.
물론, 상기 반도체 기판(11)에는 다수의 필드 산화층(1), 제1폴리 실리콘(2), 소오스(3), 드레인(4), 게이트 산화층(5), 게이트 전극(6), 스페이서(7) 등이 형성되고, 상기의 것들 표면에는 제1BPSG층(8)이 형성되며, 상기 제1BPSG층(8)에는 제2BPSG층(9)이 형성되고, 또한 상기 드레인(4) 표면에서부터 상기 제2BPSG층(9) 내측까지 제2폴리 실리콘(10)이 연장 형성된 반도체 기판(11)을 구비한다. 여기서, 상기 필드 산화층(1), 소오스(3), 드레인(4) 등의 구성은 본 발명의 요지와 크게 관계없으므로 그 형성 방법의 설명은 생략하기로 한다.
여기서, 상기 IPO층(18)은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)에 의해 형성됨이 바람직하다.
이어서, 도2b에 도시된 바와 같이 상기 반도체 기판(11)의 일정영역이 외부로 노출되도록 상기 제1BPSG층(8), 제2BPSG층(9) 및 IPO층(18)을 관통하는 컨택홀(12)을 형성한다. 즉, 상기 반도체 기판(11)의 소오스(3) 및 드레인(4)이 외부로 노출되도록 제1BPSG층(8), 제2BPSG층(9) 및 IPO층(18)을 관통하여 일정 직경의 컨택홀(12)을 형성한다.
이어서, 도2c에 도시된 바와 같이 상기 컨택홀(12) 및 상기 IPO층(18)에 제3A폴리 실리콘층(13a)을 형성하고, 상기 제3A폴리 실리콘층(13a) 표면에는 희생층(14)을 형성한 후, 상기 제2폴리 실리콘층(10)과 대응되는 IPO층(18)의 일정영역이 외부로 노출되도록 상기 희생층(14) 및 제3A폴리 실리콘층(13a)의 일정영역을 에칭하여 일정 직경의 또다른 컨택홀(15)을 형성한다.
여기서, 상기 희생층(14)은 PSG 또는 BPSG중 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
계속해서, 도2d에 도시된 바와 같이 상기 희생층(14) 및 제3A폴리 실리콘층(13a)의 측벽에 제3B폴리 실리콘층(13b)을 형성한다.
이어서, 상기 제3A폴리 실리콘층(13a) 상면의 희생층(14)을 에칭하여 제거한 후, 도2e에 도시된 바와 같이 상기 제3A폴리 실리콘층(13a), 제3B폴리 실리콘층(13b) 위에 HSG층(미도시) 및 유전층(19)을 형성하고, 이어서 그 표면 및 IPO층(18)에 일체의 또다른 제4폴리 실리콘층(16)을 형성한다.
여기서, 상기 희생층(14)의 에칭은 39.6%의 HF 증기를 이용함이 바람직하다. 즉, 본 발명은 20℃에서 HF의 공비점(기상과 액상이 공존하는 점)이 HF 39.6%, DIW 60.4%인 점에서 발생한다는 것에 착안하여 39.6%의 HF를 상온 상태에서 유지하고 반도체 소자가 놓여 있는 척(chuck) 부분의 온도를 변화시킴으로써, 반도체 소자 표면에 적용되는 HF량에 차이가 생기도록 하여 결국 에치 레이트(etch rate)에 차이가 생기도록 한다.
여기서, 열산화층(thermal oxide), PETEOS, BPSG에 대한 척(chuck) 온도에 따른 에치 레이트는 아래 표1과 같다.
(Å/min)
| 온도 층 종류 | 25℃ | 40℃ | 80℃ |
| thermal oxide | 2000 | 4 | 0.67 |
| PETEOS | 5,000 | 2,000 | 22 |
| BPSG | >40,000 | >40,000 | 5,200 |
상기 원리에 착안하여 반도체 소자의 희생층(14)이 PSG 또는 BPSG이고 하지층은 IPO층(18) 즉, PETEOS층이고, 하부 전극이 제3A폴리 실리콘층(13a)이므로, 척의 온도가 65~80℃ 부분(이 온도가 반도체 소자 표면에 적용되는 HF의 온도가 됨)에서 BPSG와 PETEOS의 선택비가 250:1 정도이다. 따라서, HF 증기에서 상기 제3A폴리 실리콘층(13a), 제3B폴리 실리콘층(13b) 및 IPO층(18)은 에칭되지 않고, 상기 희생층(14)만 완전하게 에칭된다. 물론, 종래와 다르게 상기 제2BPSG층(9)도 상기 HF 증기로부터 완벽하게 보호됨으로써, 상기 제4폴리 실리콘층(16)과 상기 제2폴리 실리콘층(10) 사이의 패턴 쇼트를 억제하게 된다.
더불어, 여기서 HSG 장비와 HF 증기 장비를 일체형(동일 모듈에 구성)으로 하게 되면, HSG를 위한 예비 세척 단계를 생략할 수 있게 된다.
즉, 상기 희생층(14)의 에칭 후에는 통상 상기 제3A폴리 실리콘층(13a) 및 제3B폴리 실리콘층(13b)의 표면에 HSG 실리콘층을 형성하게 되는데, 이를 위해 네이티브 산화층(native oxide)을 예비 세척하여 제거하고, 또한 DIW로 린스하여야 하지만, 본 발명은 HSG 장비와 HF 장비가 하나의 일체형으로 이루어짐으로써, 상기 네이티브 산화층 제거 단계를 별도로 수행할 필요가 없다. 이는 2개의 공정이 한 장비에서 수행되므로 네이티브 산화층이 형성되지 않기 때문이다.
또한, 상기 HF 증기 장비는 케미컬 처리 챔버(chemical process chamber)와 린스/드라이 처리 챔버(rinse/dry process chamber)로 구분함으로써, HF 증기에 의한 반도체 소자의 악영향이 최소화되도록 한다.
상기와 같은 공정이 완료된 후에는 물론, 상기 제4폴리 실리콘층(16) 및 IPO층(18) 표면에 제4BPSG층(17)을 형성하여 패턴이 외부 환경으로부터 보호되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체 소자의 캐패시터 형성 방법에 의하면, 2단계의 공정(HF 공정, 예비 세척)을 1단계의 공정(HF 공정)으로 단축하므로 제조 단가가 감소되는 효과가 있다.
또한, HSG 실리콘층 형성 공정의 윈도우(window)가 작으나 한 모듈(module)에서 진행되므로 안정적인 HSG 실리콘층을 형성할 수 있는 효과가 있다.
또한, DIW(De Ionized Water) 린스 공정이 없음으로써, 제3B폴리 실리콘층의 무너지는 현상이 억제되어 결국 소자의 신뢰성이 향상되는 효과가 있다.
또한, 폴리 실리콘층의 하지층인 제2BPSG층의 손상이 억제됨으로써, 패턴간의 쇼트 현상도 제거되는 효과가 있다.
도1a 내지 도1f는 종래 반도체 소자의 캐패시터 형성 방법을 도시한 순차 설명도이다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 캐패시터 형성 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
1; 필드 산화층 2; 제1폴리 실리콘
3; 소오스 4; 드레인
5; 게이트 산화층 6; 게이트 전극
7; 스페이서 8; 제1BPSG층
9; 제2BPSG층 10; 제2폴리 실리콘
11; 반도체 기판 12; 컨택홀
13a; 제3A폴리 실리콘층 13B; 제3B폴리 실리콘층
14; 희생층 15; 컨택홀
16; 제4폴리 실리콘층 17; 제4BPG층
18;IPO층 19; 유전층
Claims (7)
- (정정) 불순물이 도핑된 반도체 기판의 표면에 제1BPSG(BoroPhosphor Silicate Glass)층, 제2BPSG층 및 IPO(Inter Poly Oxide)층을 순차 형성하는 단계;상기 반도체 기판의 일정영역이 외부로 노출되도록 상기 제1BPSG층, 제2BPSG층 및 IPO층을 관통하여 컨택홀(contact hole)을 형성하는 단계;상기 컨택홀 및 상기 IPO층에 A폴리 실리콘(poly silicon)층을 형성하고, 상기 A폴리 실리콘층 표면에는 희생층을 형성한 후, 상기 IPO층의 일정영역이 외부로 노출되도록 상기 희생층 및 A폴리 실리콘층의 일정영역을 에칭하는 단계;상기 희생층 및 A폴리 실리콘층 측벽에 B폴리 실리콘층을 형성하는 단계;상기 A폴리 실리콘층 상면의 희생층을, HF 증기 챔버와 HSG 실리콘층 형성 장비가 일체로된 장비 내에서, 온도 65~80℃, 39.6%의 HF 증기로 에칭하여 제거한 후, HSG 실리콘층을 형성하고, 또한 그 표면에 유전층, 다른 폴리 실리콘층을 순차 형성하는 단계를 포함하여 이루어진 반도체 소자의 캐패시터 형성 방법.
- 제1항에 있어서, 상기 희생층은 PSG(Phosphor Silicate Glass) 또는 BPSG중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- (정정) 제1항에 있어서, 상기 HF 증기 챔버는 케미컬 처리 챔버(chemical process chamber)와 린스/드라이 처리 챔버(rinse/dry process chamber)로 구분되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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2001
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