KR20060119190A

KR20060119190A - 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법

Info

Publication number: KR20060119190A
Application number: KR1020050041820A
Authority: KR
Inventors: 오기준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-05-18
Filing date: 2005-05-18
Publication date: 2006-11-24

Abstract

본 발명의 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법은, 반도체 기판 위 하부막 상에 식각방지막 및 캐패시터용 희생절연막을 형성하는 단계; 캐패시터용 희생절연막의 일부를 제거하여 하부막의 일부 표면을 노출시키는 컨택홀을 형성하는 단계; 컨택홀이 형성된 결과물 전면에 티타늄실리사이드(TiSi₂)막을 형성하는 단계; 티타늄실리사이드(TiSi₂)막 위에 티타늄나이트라이드(TiN)막을 형성하여 캐패시터의 하부전극을 형성하는 단계; 캐패시터의 하부전극을 에치백하여 노드분리하는 단계; 및 하부전극 및 반도체 기판에 습식식각을 실시하여 캐패시터용 희생절연막을 제거하는 단계를 포함한다.

실린더형 캐패시터, 티타늄실리사이드막

Description

반도체 소자의 실린더형 캐패시터 하부전극막 형성방법{Method for fabricating cylinder type capacitor bottom electrode of semiconductor device}

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

도 2 및 도 3은 종래 기술에 따른 반도체 소자의 실린더형 캐패시터 형성시, 하부막에 나이트라이드막을 형성한 모습을 설명하기 위해 나타내보인 도면이다.

도 4a 내지 도 4g는 본 발명에 따른 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

<도면의 주요 부분에 대한 부호의 설명>

400 : 반도체 기판 420 : 컨택패드

430 : 질화막 440 : 캐패시터용 희생절연막

470 : 티타늄실리사이드막 480 : 티타늄나이트라이드막

520 : 배리어막

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도 체 소자의 실린더형 캐패시터 하부전극막 형성방법에 관한 것이다.

최근 반도체 메모리 소자로서 고용량을 갖는 디램(DRAM)소자가 이용되고 있다. 디램소자는 전하의 형태로 정보 데이타를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변회로영역으로 구성되며, 하나의 트랜지스터(transistor)와, 하나의 캐패시터(capacitor)를 구비한다. 그런데 메모리 소자가 고집적화되어, 디자인 룰이 작아짐에 따라 캐패시터의 정전 용량을 확보하는데 어려움이 있다. 이에 대한 방안으로 캐패시터의 하부전극을 실린더(cylinder) 구조, 콘케이브(concave) 구조 등의 3차원 구조로 형성하여 제한된 면적 하에서 캐패시터의 하부전극의 유효 표면적을 극대화시키려는 연구가 진행되고 있다. 이에 따라 하부전극의 바깥측면도 전극의 표면전극으로 사용가능한 실린더형의 캐패시터가 널리 사용되고 있다.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 캐패시터 제조방법 및 그 문제점을 설명하기 위해 나타내보인 도면들이다.

먼저 도 1a를 참조하면, 트랜지스터 및 비트라인(도시하지 않음)의 제조 공정이 완료된 반도체 기판(100) 상에 층간절연막(102)을 증착한 후, 층간절연막(102)을 관통하여 반도체 기판(100)의 활성영역과 연결되는 컨택플러그(104)를 형성한다. 여기서 층간절연막(102)은 PETEOS(Plasma Enhanced TEOS)막을 포함하여 형성할 수 있고, 컨택플러그(104)는 도전성 물질로 매립하여 형성할 수 있다. 계속해서 층간절연막(102) 및 컨택플러그(104) 상에 질화막(106) 및 캐패시터용 희생절연막(108)을 형성한다. 이때, 캐패시터용 희생절연막(108)은 캐패시터가 형성될 높이만큼 PSG(Phosphorus Silicate Glass) 산화막 및 PETEOS 막의 이중막으로 형성할 수 있다. 또한 질화막(106)은 이후 캐패시터 홀 식각공정시 식각방지막으로서 화학기상증착법(CVD)으로 형성할 수 있다.

다음에 도 1b를 참조하면, 캐패시터용 희생절연막(108) 위에 감광막 패턴(도시하지 않음)을 형성하고, 상기 감광막 패턴을 마스크로 한 식각공정을 수행하여 캐패시터용 희생절연막(108) 내에 컨택플러그(104)의 일부를 노출하는 컨택홀을 형성한다. 그리고 컨택홀이 형성된 결과물 전면에 티타늄(Ti)막(110)을 증착한 후, N₂어닐공정을 수행한다. 여기서 어닐공정은 800℃에서 대략 20초간 실시한다. 그러면 컨택플러그(104)의 상부와 접하는 티타늄(Ti)막(110)이 티타늄실리사이드(TiSi₂)막(112)으로 형성된다. 그런데 감광막 패턴의 미스얼라인에 의해 컨택홀이 하부막과 어긋나게 형성될 경우, 티타늄(Ti)막(110)의 일부(113)가 티타늄실리사이드(TiSi₂)막(112)으로 형성되지 않고 티타늄(Ti)막(110)으로 잔존하게 된다.

다음에 도 1c를 참조하면, 어닐공정을 수행한 반도체 기판(100) 상에 티타늄나이트라이드막(TiN)(114)을 증착한다. 티타늄나이트라이드막(TiN)(114)은 화학기상증착(CVD)방법을 이용하여 증착할 수 있다.

다음에 도 1d를 참조하면, 반도체 기판(100)에 습식세정을 실시하여 캐패시터용 희생절연막(108)을 제거한다. 여기서 습식세정은 LAL 400 용액을 이용할 수 있다. 이때, 티타늄실리사이드(TiSi₂)막(112)으로 형성되지 않은 지역의 티타늄(Ti)막(110)이 제거되면서 노출된 영역으로 습식세정용액이 침투하여 하부 층간절연막(102)을 어택하고 하부 층간절연막(102) 내부에 잔존하게 된다(116).

다음에 도 1e를 참조하면, 습식세정 실시한 결과물에 유전막(118)을 증착한 다. 유전막(118)은 하프늄알루미늄하프늄(HfO₂Al₂O₃HfO₂)의 삼중막으로 형성할 수 있다. 이때, 티타늄(Ti)막으로 메꿔져있던 공간이 들뜨게 되면서 상기 유전막(118)이 공간을 약간씩 메우면서 증착된다.

다음에 도 1f를 참조하면, 유전막(118)을 증착한 반도체 기판(100)의 전면에 어닐 공정을 수행한다. 그런데 어닐공정을 수행하면, 상기 하부 층간절연막(102) 내부에 잔존하는 습식세정용액이 어닐 공정 중 가해지는 높은 온도에 의한 확산에 의해 컨택플러그(104) 영역까지 확산하여 화학적 변성을 야기시키는 문제가 발생한다.

이러한 문제를 개선하기 위해 하부막의 층간절연막을 나이트라이드막으로 형성하는 방법이 있다.

도 2 및 도 3은 종래 기술에 따른 반도체 소자의 캐패시터 형성시, 하부막에 나이트라이드막을 형성한 모습을 설명하기 위해 나타내보인 도면이다.

도 2 및 도 3을 참조하면, 하부막의 층간절연막(200)을 나이트라이드막으로 형성한 후, 티타늄막(TiN)(202)/티타늄나이트라이드막(TiN)(204)을 형성하고 습식식각을 실시하여 캐패시터용 희생절연막(108)을 제거한다. 그런데, 하부막의 어택을 방지하기 위하여 나이트라이드막으로 형성하고 습식식각을 실시할 경우, 티타늄막(Ti)(202)이 제거되어 발생한 공간사이로 습식식각용액이 침투하여 하부막이 다시 화학적 어택을 받는(300) 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 실린더형의 캐패시터 하부전극막 형 성방법을 개선하여 감광막 패턴의 미스얼라인에 의해 발생하는 문제점을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법은, 반도체 기판 위 하부막 상에 식각방지막 및 캐패시터용 희생절연막을 형성하는 단계; 상기 캐패시터용 희생절연막의 일부를 제거하여 상기 하부막의 일부 표면을 노출시키는 컨택홀을 형성하는 단계; 상기 컨택홀이 형성된 결과물 전면에 티타늄실리사이드(TiSi₂)막을 형성하는 단계; 상기 티타늄실리사이드(TiSi₂)막 위에 티타늄나이트라이드(TiN)막을 형성하여 캐패시터의 하부전극을 형성하는 단계; 상기 캐패시터의 하부전극을 에치백하여 노드분리하는 단계; 및 상기 하부전극 및 반도체 기판에 습식식각을 실시하여 상기 캐패시터용 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 캐패시터용 희생절연막을 제거한 후, 상기 반도체 기판 전면에 유전막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.

상기 유전막은 하프늄알루미늄하프늄막인 것이 바람직하다.

상기 캐패시터용 희생절연막은 PSG/PETEOS의 이중막인 것을 특징으로 한다.

상기 습식세정은 LAL400 용액을 이용하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

먼저 도 4a를 참조하면, 트랜지스터 및 비트라인(도시하지 않음)의 제조 공정이 완료된 반도체 기판(400) 상에 층간절연막(410)을 증착한 후, 층간절연막(410) 상에 감광막을 이용한 마스크막 패턴(도시하지 않음)을 형성하고, 상기 마스크막 패턴을 식각마스크로 층간절연막(410)을 식각하여 반도체 기판(400)의 소정 표면이 노출되는 컨택홀(도시하지 않음)을 형성한다. 그리고 마스크막 패턴은 제거한다. 다음으로 컨택홀을 포함한 층간절연막(410) 전면에 도전막을 형성한후, 에치백(etch-back) 공정을 수행하여 컨택홀에 매립되는 컨택플러그(420)를 형성하여 하부막을 형성한다. 여기서 층간절연막(410)은 PETEOS(Plasma Enhanced TEOS)막을 포함하여 형성할 수 있고, 컨택플러그(420)는 폴리실리콘 등의 도전성 물질로 형성할 수 있다.

계속해서 층간절연막(410) 및 컨택플러그(420) 상에 질화막(430) 및 캐패시터용 희생절연막(440)을 형성한다. 이때, 캐패시터용 희생절연막(440)은 캐패시터가 형성될 높이만큼 PSG(Phosphorus Silicate Glass) 산화막 및 PETEOS 막의 이중막으로 형성할 수 있다. 또한 질화막(430)은 이후 하부전극용 컨택홀을 형성하는 식각공정시 식각방지막으로 작용하며 화학기상증착법(CVD)으로 형성할 수 있다. 다 음으로 캐패시터용 희생절연막(440) 상에 감광막을 도포 및 패터닝하여 감광막 패턴(450)을 형성한다.

다음에 도 4b를 참조하면, 감광막 패턴(450)을 마스크로 하여 캐패시터용 희생절연막(440)의 일부를 제거하여 하부막의 일부 표면을 노출시키는 컨택홀(460)을 형성하고, 감광막 패턴(450)은 제거한다. 그런데 이 경우, 감광막 패턴(450)이 미스얼라인(miss-align)되어 컨택플러그(420)와 어긋나게 형성될 수 있다.

다음에 도 4c를 참조하면, 컨택홀(460) 및 캐패시터용 희생절연막(440) 전면에 티타늄실리사이드(TiSi₂)막(470)을 형성한다. 티타늄실리사이드(TiSi₂)막(470)은 화학적기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 단일막으로 형성할 수 있다. 이때 감광막 패턴(450)의 미스얼라인으로 인해 발생하는 하부막의 층간절연막(410) 및 식각방지막인 질화막(430)의 계면발생영역(A)에 티타늄실리사이드(TiSi₂)막(470)이 빈 공간이 없도록 형성된다. 이에 따라 후속 캐패시터용 희생절연막(440)을 제거할 때, 상기 티타늄실리사이드(TiSi₂)막(470)이 하부구조의 배리어 금속막 역할을 함으로써 층간절연막(410)의 화학적 어택을 방지할 수 있다.

다음에 도 4d를 참조하면, 티타늄실리사이드(TiSi₂)막(470) 위에 티타늄나이트라이드막(TiN)막(480)을 형성한다. 여기서 티타늄나이트라이드(TiN)막(480)은 화학적기상증착방법을 이용하여 대략 300Å의 두께로 증착한다.

다음에 도 4e를 참조하면, 티타늄실리사이드(TiSi₂)막(470) 및 티타늄나이트라이드막(TiN)막(480)에 에치백 공정을 수행하여 노드분리된 캐패시터 하부전극 막(510)을 형성한다. 여기서 캐패시터 하부전극막(510)은 티타늄실리사이드(TiSi₂)막 패턴(490) 및 티타늄나이트라이드(TIN)막 패턴(500)을 포함하여 이루어지며 이 경우, 노드분리는 화학적기계적연마(CMP; Chemical Mechanical Polishing)공정을 이용하여 수행할 수도 있다.

다음에 도 4f를 참조하면, 상기 캐패시터 하부전극막(510) 및 반도체 기판(400)에 습식식각을 실시하여 상기 캐패시터용 희생절연막(440)을 제거한다. 여기서 습식식각은 완충 산화막 식각액(BOE; Buffered Oxide Etchant)을 일반적으로 사용한다. 완충 산화막 식각액은 불화암모늄(NH4F)을 함유한 불화수소(HF)용액으로서, 특히 실리콘산화막의 식각율이 500(Å/분)이하인 완충 산화막 식각액은 랄(LAL)이라고 불린다. 랄(LAL)은 예컨대, LAL 400과 LAL 200 등의 종류가 있는데, 이것은 랄(LAL)의 식각율이 각각 400(Å/분)과 200(Å/분)인 것을 나타낸다. 랄(LAL)은 식각 특성이 균일한 장점이 있기 때문에 실리콘산화막의 식각 공정에 널리 이용되고 있다. 본 발명의 실시예에서는 LAL 400을 이용하여 캐패시터용 희생절연막(440)을 제거하는 것이 바람직하다.

한편, LAL 400을 이용하여 캐패시터용 희생절연막(440)을 제거할 경우, 상기 LAL 400에 의해 제거되지 않은 티타늄실리사이드(TiSi₂)막 패턴(490)이 유전막 역할을 하면서 계면영역(A)으로 LAL 400 용액이 침투되지 않으므로 하부막에 대한 화학적 어택(attack)을 방지할 수 있다.

다음에 도 4g를 참조하면, 반도체 기판(400) 전면에 유전막(510)을 증착한다. 이 경우, 유전막(510)은 하프늄알루미늄하프늄막의 삼중막 구조로 이루어진다.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 실린더형 캐패시터 하부전극막 형성방법에 의하면, 실린더형 캐패시터 하부전극막을 티타늄실리사이드(TiSi₂)막/티타늄나이트라이드막(TiN)으로 구성함으로써 습식식각용액에 의한 하부막 어택을 방지할 수 있다. 또한, 공정과정을 단축 및 공정이상 발생에 의한 반도체 소자의 불량을 방지함으로써 수율을 증가시킬 수 있는 효과가 있다.

Claims

반도체 기판 위 하부막 상에 식각방지막 및 캐패시터용 희생절연막을 형성하는 단계;

상기 캐패시터용 희생절연막의 일부를 제거하여 상기 하부막의 일부 표면을 노출시키는 컨택홀을 형성하는 단계;

상기 컨택홀이 형성된 결과물 전면에 티타늄실리사이드(TiSi₂)막을 형성하는 단계;

상기 티타늄실리사이드(TiSi₂)막 위에 티타늄나이트라이드(TiN)막을 형성하여 캐패시터의 하부전극을 형성하는 단계;

상기 캐패시터의 하부전극을 에치백하여 노드분리하는 단계; 및

상기 하부전극 및 반도체 기판에 습식식각을 실시하여 상기 캐패시터용 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법.
제1항에 있어서,

상기 캐패시터용 희생절연막을 제거한 후, 상기 반도체 기판 전면에 유전막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법.
제1항에 있어서, 상기 캐패시터용 희생절연막은 PSG/PETEOS의 이중막인 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법.
제1항에 있어서,

상기 습식세정은 LAL400 용액을 이용하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 하부전극막 형성방법.