KR0151263B1 - 반도체 메모리 소자의 커패시터 제조방법 - Google Patents

반도체 메모리 소자의 커패시터 제조방법

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KR0151263B1
KR0151263B1 KR1019950029675A KR19950029675A KR0151263B1 KR 0151263 B1 KR0151263 B1 KR 0151263B1 KR 1019950029675 A KR1019950029675 A KR 1019950029675A KR 19950029675 A KR19950029675 A KR 19950029675A KR 0151263 B1 KR0151263 B1 KR 0151263B1
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문정환
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고(高) 커패시터 용량을 갖는 반도체 메모리 소자의 커패시터 제조방법에 관한 것이다. 본 발명의 반도체 메모리 소자의 커패시터 제조방법은 소오스 및 드레인영역과 게이트전극이 형성된 기판상에 제1절연막과 제1도전층 및 제2절연막을 형성하는 제1공정과, 상기 소오스영역상에 제1, 제2절연막 및 제2도전층을 선택적으로 제거하여 노드콘택을 형성하는 제2공정과, 전면에 반구형 제2도전층과 제3절연막을 차례로 증착하여 반구형 제2도전층의 골부분만 잔류하도록 제3절연막을 에치백하는 제3공정과, 상기 잔류된 제3절연막을 마스크로 이용하여 상기 노드콘택주위의 커패시터의 핀이 형성될 영역의 반구형 제2도전층 및 제3절연막, 제2절연막을 선택적으로 제거하는 제4공정과, 상기 제1도전층과 반구형 제2도전층이 연결되도록 전면에 제3도전층을 형성한후 커패시터 형성영역을 정의하여 불필요한 부분의 제1, 제2, 제3도전층을 제거하고, 상기 남아있는 제2절연막을 모두 제거하여 커패시터의 저장전극을 형성하는 제5공정과, 상기 저장전극 표면에 유전체막과 플레이트전극을 형성하는 제6공정으로 이루어짐을 특징으로 한다.

Description

반도체 메모리 소자의 커패시터 제조방법
제1도는 종래의 반도체 메모리 소자의 커패시터 제조공정단면도.
제2도는 본 발명의 반도체 메모리 소자의 커패시터 제조공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 23 : 게이트절연막
24 : 게이트전극 25 : 게이트 캡절연막
26 : 측벽스페이서 27,29,31 : 제1, 제2, 제3절연막
28,32 : 제1, 제2노드폴리실리콘 30 : 헤미폴리실리콘
33 : 유전막 34 : 플레이트 폴리실리콘
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고(高) 커패시터 용량을 갖는 반도체 메모리 소자의 커패시터 제조방법에 관한 것이다. 종래의 16M급 반도체 소자에 대한 반도체 메모리 소자의 커패시터 제조방법은 제1도를 참조하여 설명하면 다음과 같다. 제1도는 종래의 반도체 메모리 소자의 커패시터 제조공정단면도로써, 먼저, 제1도 (a)에서와 같이 필드산화막(2)에 의해 활성영역과 격리영역으로 분리된 기판(1)상에 게이트절연막(3), 게이트전극(4)을 형성한 후, 상기 게이트전극(4)을 게이트 캡산화막(5)과 측벽산화막(6)에 의해 절연시킨 다음, 기판(1)상에 노출된 활성영역에 소오스/드레인영역을 형성하기 위한 n+불순물을 도핑하여 불순물 확산영역(n+)을 형성한다.
이어서, 제1도 (b)에서와 같이 상기 전면에 저압에서 제1산화막(7)과 제1노드라인역할을 하는 불순물 인(P)이 함유된 비정질실리콘(이하 제1노드폴리실리콘이라 지칭함)(8a) 및 저압에서 제2산화막(9)을 차례로 증착한다. 상기 노출된 전면에 감광막을 도포한 후 커패시터가 형성될 부분중 기판 접촉 부분까지 노광시킨다. 상기 노광된 감광막을 제거한 다음 이어서 제1도 (c)에서와 같이 제2산화막(9)과 제1노드폴리실리콘(8a) 및 제1산화막(7)을 차례로 건식각을 실시한 후 상기 남아있는 감광막을 제거한다. 이어서 제1도 (d)에서와 같이 제2노드폴리실리콘(8b)을 증착한후 상기 전면에 감광막을 도포하여 커패시터 구조가 형성될 이외의 부분의 감광막을 노광시켜 노광된 감광막을 제거한다. 그 다음 제1도 (e)에서와 같이 상기 감광막이 제거된 제2노드폴리실리콘(8b)을 건식각한 뒤, 이어서 상기 제2산화막(9)은 습식각 및 건식각을 실시한다. 이어서 제1노드폴리실리콘(8a)은 폴리건식각한 뒤 상기 남아있는 감광막을 제거한다. 이때 핀(Fin) 커패시터 구조(8c)가 형성된다.
그 다음 제1도(f)에서와 같이 상기 전면에 유전막(9)(통상 4M이상급에서는 얇은 질화막을 사용한다) 및 플레이트 역할을 하는 불순물인(P)이 함유된 비정질실리콘(이하 플레이트 폴리실리콘이라 지칭함)(10)을 차례로 증착한다. 상기 전면에 감광막을 도포한 후 제1도 (d)에서와 같은 방법으로 커패시터 구조가 형성될 이외의 부분의 감광막을 노출시켜 노광된 감광막을 제거한다. 상기 감광막이 제거된 플레이트 폴리실리콘(10)을 건식각하면 커패시터 구조이외의 부분의 플레이트 폴리실리콘 및 유전막이 차례로 제거된다. 이어서 상기 커패시터 구조가 형성될 부분의 감광막을 제거하면 제1도 (g) 에서와 같은 핀(Fin) 커패시터 구조가 완성된다.
상기에서 상술한 종래의 커패시터 구조는 반도체 소자가 점점 고집적화가 되어감에 따라 커패시터 구조가 점점 복잡해지고, 또한 다양해짐에 따라 64M급 이상(0.35㎛ desigen)의 반도체 소자에서는 용량부족으로 생산채택에 어려운 문제가 있다. 따라서 더욱 복잡한 공정이 추가되어 핀 구조를 한층 더 올리는 핀 커패시터를 쓸 수 밖에 없는데 이에 다른 공정의 복잡성과 후공정의 평탄화에 어려움이 있다. 본 발명은 상기에 상술한 문제점을 해결하기 위해 안출된 것으로, 반도체 소자에 대응하는데 적당하도록 한 고용량의 커패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 커패시터 제조방법은 소오스 및 드레인영역과 게이트전극이 형성된 기판상에 제1절연막과 제1도전층 및 제2절연막을 형성하는 제1공정과, 상기 소오스영역상에 제1, 제2절연막 및 제2도전층을 선택적으로 제거하여 노드콘택을 형성하는 제2공정과, 전면에 반구형 제2도전층과 제3절연막을 차례로 증착하여 반구형 제2도전층의 골부분만 잔류하도록 제3절연막을 에치백하는 제3공정과, 상기 잔류된 제3절연막을 마스크로 이용하여 상기 노드콘택주위의 커패시터의 핀이 형성될 영역의 반구형 제2도전층 및 제3절연막, 제2절연막을 선택적으로 제거하는 제4공정과, 상기 제1도전층과 반구형 제2도전층이 연결되도록 전면에 제3도전층을 형성한 후 커패시터 형성영역을 정의하여 불필요한 부분의 제1, 제2, 제3도전층을 제거하고, 상기 남아있는 제2절연막을 모두 제거하여 커패시터의 저장전극을 형성하는 제5공정과, 상기 저장전극표면에 유전체막과 플레이트 전극을 형성하는 제6공정으로 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명의 반도체 소자의 커패시터 제조공정단면도로써, 먼저 제2도 (a)에서와 같이 필드산화막(22)에 의해 활성영역과 격리영역으로 분리된 기판(21)상에 게이트 절연막(23), 게이트전극(24)을 형성한 후, 상기 게이트전극(24)을 게이트 캡산화막(25)과 측벽 스페이서(측벽 산화막)(26)에 의해 절연시킨 다음, 기판(21)상에 노출된 활성영역에 소오스/드레인영역을 형성하기 위한 불순물 도핑을 하여 불순물 확산영역(n+)을 형성한다. 이어서 제2도 (b)에서와 같이 상기 전면에 저압 제1산화막(27)과 제1노드라인 역할을 하는 불순물인(P)이 함유된 비정질실리콘(이하 제1노드폴리실리콘이라 지칭함)(28) 및 저압 제2산화막(29)을 차례로 증착한다. 상기 노출된 전면에 감광막을 도포한 후 커패시터가 형성될 부분중 기판(21) 접촉부분까지 노광시켜, 상기 노광된 감광막을 제거한다. 이어서 제2도 (c)에서와 같이 상기 감광막이 제거된 부분의 제2산화막(29)과 제1노드폴리실리콘(28) 및 제1산화막(27)을 차례로 건식각을 실시한 후 상기 남아있는 감광막을 제거한다. 이어서 상기 전면에 제2도 (d)에서와 같이 불순물 인(P)이 도핑된 헤미폴리실리콘(이하 HSG라 지칭함)(30)을 증착하면 표면이 울퉁불퉁해진다. 즉, 불순물인(P)이 도핑된 비정질실리콘을 증착한 후 650℃에서 열처리하면 HSG막(30)이 형성된다. 이어서 상기 전면에 저압 제3산화막(31)을 증착한다. 그 다음 제2도 (e)에서와 같이 제3산화막(31)을 에치백하면 HSG막(30)의 울퉁불퉁한(반구형) 표면의 골부분에 제3산화막(31)이 남는다. 이어서 제2도 (f)에서와 같이 상기 전면에 감광막을 도포하고 커패시터의 핀(Fin)이 형성될 부분만을 노광시켜 상기 노광된 감광막을 제거한다. 이어서 제2도 (g)에서와 같이 폴리건식각을 하면 HSG막(30)의 마루 부분에 노출되어 있는 폴리실리콘은 식각되고, 골부분은 제3산화막(31)이 마스크 역할을 하여 식각되지 않는다. 이때 계속 폴리건식각을 하면 HSG막(30)에는 미세한 구멍의 터널이 형성된다. 다음에 상기 노출된 골부분의 제3산화막(31)과 상기 HSG막의 미세한 구멍 터널에 의해 노출된 제2산화막(29)은 건식각 제거한다. 이때 노드폴리실리콘(28)과 HSG막(30) 사이의 제2산화막(29)에도 미세한 구멍의 터널이 형성된다. 이어서 상기 남아있는 감광막을 제거하고 상기 골부분에 남아있는 제3산화막은 습식각하여 제거한다.
상기 노출된 전면에 제2노드폴리실리콘(32)을 증착하면 상기 미세한 터널에도 제2노드폴리실리콘(32)이 증착되어 결국 핀과 핀사이를 연결하는 제2노드폴리실리콘기둥이 생기게 된다. 이때 HSG표면에 증착된 제2노드폴리실리콘(32)도 HSG표면을 따라서 굴곡이 심하게 증착된다. 여기서, 제1, 제2노드폴리실리콘(28)(32)과 HSG막(30)이 커패시터의 노드(node)역할을 한다. 이어서 상기 전면에 감광막을 도포하여 커패시터 구조가 형성될 이외의 부분의 감광막을 제거한다.
그 다음 제2도 (h)에서와 같이 상기 감광막이 제거된 부분의 제2노드폴리실리콘과 HSG막을 차례로 폴리건식각한다. 이어서 상기 남아있는 제2산화막은 습식각과 건식각을 한후 다시 폴리건식각을 하면 상기 제1노드폴리실리콘이 식각되고 상기 남아있는 감광막을 제거하면 핀 커패시터 구조(A)가 형성된다. 이어서 제2도 (i)에서와 같이 상기 전면에 유전막(33)(통상 4M 이상급에서는 얇은 질화막을 사용한다) 및 플레이트 역할을 하는 불순물인(P)이 함유된 비정질실리콘(이하 플레이트 폴리실리콘이라 지칭함)(34)을 차례로 증착한다.
상기 전면에 감광막을 도포하여 제2도 (g)에서와 같은 방법으로 커패시터 구조가 형성될 이외의 부분의 감광막을 노출시켜 노광된 감광막을 제거한다.
상기 감광막이 제거된 부분의 플레이트 폴리실리콘을 건식각하면 커패시터 구조 이외의 부분의 플레이트 폴리실리콘 및 유전막이 차례로 제거된다. 이어서 상기 커패시터 구조가 형성될 부분의 감광막을 제거하면 노드핀과 노드핀사이를 연결하는 구조의 적층형 커패시터구조가 완성된다.
상기에서 설명한 바와같이 본 발명은 종래의 기술과 동일한 면적으로 커패시터의 표면적을 증가시킴으로써 전기용량을 증대시킬수 있다.
즉, 종래 기술에서는 없는 핀과 핀사이에 미세한 기둥을 연결시켜 이들 표면적을 이용할 수 있고, 또한 HSG막을 사용하여 표면의 굴곡을 심하게 함으로써 표면적을 증가시켜 결국 전기용량증대에 효과가 있다.

Claims (4)

  1. 소오스 및 드레인영역과 게이트전극이 형성된 기판상에 제1절연막과 제1도전층 및 제2절연막을 형성하는 제1공정과, 상기 소오스영역상에 제1, 제2절연막 및 제2도전층을 선택적으로 제거하여 노드 콘택을 형성하는 제2공정과, 전면에 반구형 제2도전층과 제3절연막을 차례로 증착하여 반구형 제2도전층의 골부분만 잔류하도록 제3절연막을 에치백하는 제3공정과, 상기 잔류된 제3절연막을 마스크로 이용하여 상기 노드콘택주위의 커패시터의 핀이 형성될 영역의 반구형 제2도전층 및 제3절연막, 제2절연막을 선택적으로 제거하는 제4공정과, 상기 제1도전층과 반구형 제2도전층이 연결되도록 전면에 제3도전층을 형성한후 커패시터 형성영역을 정의하여 불필요한 부분의 제1, 제2, 제3도전층을 제거하고, 상기 남아있는 제2절연막을 모두 제거하여 커패시터의 저장전극을 형성하는 제5공정과, 상기 저장전극 표면에 유전체막과 플레이트전극을 형성하는 제6공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
  2. 제1항에 있어서, 제4공정은 잔류된 제3절연막을 마스크로 이용하여 반구형 제2도전층을 선택적으로 제거하고, 상기 반구형 제2도전층을 이용하여 제3절연막과 제2절연막을 선택적으로 제거함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
  3. 제2항에 있어서, 반구형 제2도전층은 불순물인(P)이 도핑된 헤미폴리실리콘층(HSG)으로 형성함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
  4. 제3항에 있어서, 불순물인(P)이 도핑된 헤미폴리실리콘층은 불순물인(P)이 도핑된 비정질실리콘을 650℃에서 열처리함을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
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