KR19990004900A - 반도체 장치의 캐패시터 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치의 캐패시터 제조 공정
2. 발명이 해결하고자 하는 기술적 과제
고유전체 또는 강유전체 캐패시터의 하부전극과 층간산화막 간의 접착력을 유지하면서, 하부전극의 물성을 향상시킬 수 있는 방법을 제공하고자 한다.
3. 발명의 해결 방법의 요지
접착층 상부가 아닌 층간산화막 및 플러그 상에 바로 하부전극을 증착하여, 하부전극의 물성을 좋게하고, 이후 공정단계로써 이온주입에 의해 층간산화막과 접하는 하부전극의 저부에 접착층을 형성하여 층간산화막과 하부전극간의 접착력을 유지한다.
4. 발명의 중요한 용도
반도체 장치의 강유전체 캐패시터 제조.
Description
본 발명은 반도체 소자 제조 공정중, 캐패시터 제조 방법에 관한 것으로, 특히 금속 또는 비금속 전도막을 전극으로 사용하고 고유전체 또는 강유전체를 유전체로 사용하는 캐패시터 제조 방법에 관한 것이다.
초고집적 소자에서 캐패시터용 유전체로서 유전상수가 큰 (Ba,Sr)TiO3(통상 BST라고 함)을 사용하고 있고, 이러한 고유전체 또는 강유전체를 사용한 캐패시터에서는 하부전극 및 상부전극으로써 Pt, Ru, Ir, IrO2, RuO2와 같은 금속 또는 전도성을 갖는 산화금속막을 사용하고 있다.
도 1은 종래기술에 따라 캐패시터가 형성된 일예를 나타내는 단면도로서, 도면에 도시된 바와같이, 종래에는 실리콘 기판(11)의 드레인 접합층(12)이 노출되도록 층간산화막(14)을 선택 식각하여 콘택홀을 형성한 다음, 콘택홀 내를 전도층으로 매립하여 플러그(15)를 형성한 상태에서, Pt층이 층간산화막에 용이하게 접착되도록 하기 위한 Ti층(16), 하부전극용 Pt층(17), 예컨데 BST와 같은 고유전체층(18), 및 상부전극용 Pt층(19)을 차례로 적층하여 캐패시터를 제조한다. 미설명 도면부호 13은 게이트 전극을 나타낸다.
이와같이, 층간산화막은 통상적으로 평탄화가 용이한 BPSG막을 사용하고 있는데, 이러한 산화막은 하부전극 금속막(특히, Pt)과 접착력이 좋지 않으므로, 접착력을 향상시키기 위해 Ti층(16)을 그 계면에 형성하였으나, 이로인해 하부전극 Pt층(17)의 물성이 열화된다. 즉, 층간절연막 상에 Pt층이 바로 증착될 경우, 그 Pt는 물성이 매우 우수한 것으로 실험적으로 증명되었으나, 산화막상에 Pt를 바로 형성할 경우 이 두물질간의 접착력이 매우 약하여 여러 가지 문제점이 발생된다.
따라서, 종래에는 하부전극 Pt의 물성이 떨어지더라도 부득이하게 Ti를 하부전극 Pt와 산화간의 계면에 형성할 수밖에 없었다.
본 발명은 캐패시터의 하부전극과 층간산화막 간의 접착력을 유지하면서, 하부전극의 물성을 향상시킬 수 있는 반도체 장치의 캐패시터 제조 방법을 제공함을 그 목적으로 한다.
도 1은 종래기술에 따라 캐패시터가 형성된 상태의 단면도,
도 2A 내지 도 2D는 본 발명의 일실시예에 따른 캐패시터 제조 공정도,
도 3A 내지 도 3D는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
204: 층간산화막 205: 플러그
206: 하부전극 Pt 207: Ti 이온주입
208: Ti 도핑 영역 209: 포토레지스트 패턴
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은, 층간산화막 및 플러그상에 캐패시터 하부전극을 위한 전도막을 형성하는 단계; 상기 층간산화막 및 플러그와 접하는 상기 금속층의 저부에, 상기 금속층의 접착력 증대를 위한 불순물 원자를 이온주입하는 단계; 및 상기 전도막 사에 유전막 및 상부전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도 2A 이하를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2A 내지 도 2D는 본 발명의 일실시예에 따른 캐패시터 제조 공정도로서, 도면부호 204는 층간산화막, 205는 플러그, 206은 하부전극 Pt, 207은 Ti 이온주입, 208은 Ti 도핑 영역, 209는 포토레지스트 패턴을 각각 나타낸다. 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
먼저, 도 2A와 같이, 층간산화막(204)을 선택적으로 식각하여 콘택홀을 형성한 다음, 콘택홀 내를 전도층으로 매립하여 플러그(205)를 형성한 다음, Pt층을 증착하여 플러그(205)와 층간산화막(204) 상에 하부전극 Pt층(206)을 형성한다.
이어서, 도 2B와 같이, 층간산화막(204)과 접하는 하부전극 Pt층(206)의 저부에 Ti 도핑 영역(208)이 형성되도록, 이온주입 에너지와 양을 조절하여 Ti 이온을 이온주입(207)한다. 이 Ti 도핑 영역(208)은 층간산화막(204)과 하부전극 Pt층(206)의 접착력을 향상시킨다.
이어서, 도 2C와 같이, 하부전극 식각 마스킹을 위한 포토레지스트 패턴(209)을 형성하고, 도 2D와 같이 하부전극 Pt층(206)과 그 저부의 Ti 도핑 영역(208)을 식각하고, 포토레지스트 패턴(209)을 제거한다.
이어서, 이온주입에 의해 손상 받아 발생됨 결함을 제거하기 위해 열처리를 실시한다.
이상에서 설명한 바와같이, 본 발명의 일실시예에서는 Ti 상부가 아닌 층간산화막상에 바로 하부전극 Pt가 증착되므로, 하부전극 Pt는 그 물성이 매우 우수하며, 하부전극 Pt을 증착한 다음에 이온주입에 의해 층간산화막과 접하는 하부전극 Pt층의 저부에 Ti 도핑 영역 층을 형성하므로, 층간산화막과 하부전극 Pt층의 접착력을 유지할 수 있다. 즉, 하부전극 Pt의 물성 및 접착력 모두를 만족할 수 있다.
도 3A 내지 도 3D는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정도로서, 앞서 설명된 도면부호와 동일 도면부호는 같은 기능 및 작용을 갖는 것이다.
본 발명의 다른 실시예에서는 하부전극 Pt를 룰(Rule)에 맞는 두께로 두껍게 증착한 다음 Ti 이온주입을 실시하면, Pt의 저부에 Ti 도핑 영역을 형성하여야 하기 때문에 Ti 이온주입 에너지가 매우 커야 한다는 점을 개선하기 위한 것으로, 도 3A와 같이 룰(Rule) 상의 두께보다 적은 두께로 하부전극 Pt층(206a)을 형성한 다음, 도 3B와 같이 Ti 이온주입(207)을 실시하여 Ti 도핑 영역(208)을 형성하고, 도 3C와 같이, 잔류두께의 하부전극 Pt층(206b)을 형성한다. 그리고, 도 3D와 같이 마스크 및 식각 공정으로 그 저부에 Ti 도핑 영역(208)을 갖는 하부전극 Pt층(206a, 206b)을 패터닝한다.
본 발명의 일실시예 및 다른 실시예에서, Ti 원자와 N(질소) 원자를 각각 이온주입하여 Ti 및 N(질소) 도핑 영역을 형성하는 방법을 사용할 수 있으며, 하부전극용 물질은 Pt 뿐만 아니라 Ru, Ir, 또는 이들의 산화물을 사용할 수 있다. 또한, 유전체 물질은 고유전체 물질인 BST, 또는 도핑 및 비도핑된 강유전체 물질인 PZT, 또는 페로스카이트 구조를 갖는 유전물질을 사용할 수 있다.
이렇듯, 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명은 층간산화막 상에 캐패시터의 하부 전극을 먼저 층착한 다음, 접착력 향상을 위한 원자를 층간산화막과 접하는 하부 금속의 저부에 이온주입하므로써, 하부전극의 물성 및 접착력을 모두 만족시킬 수 있다.
Claims (5)
- 층간산화막 및 플러그상에 캐패시터 하부전극을 위한 전도막을 형성하는 단계;상기 층간산화막 및 플러그와 접하는 상기 금속층의 저부에, 상기 금속층의 접착력 증대를 위한 불순물 원자를 이온주입하는 단계; 및상기 전도막 사에 유전막 및 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,상기 불순물 원자의 이온주입에 의한 손상부위를 제거하기 위한 열처리 단계를 더 포함하여 이루어지는 반도체 장치의 캐패시터 제조 방법.
- 제1항 또는 제2항에 있어서,상기 하부전극을 위한 전도층은 Pt, Ru, Ir, 및 이들의 산화물들 중 적어도 어느 하나를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항 또는 제2항에 있어서,상기 접착력 증대를 위한 불순물 원자는 적어도 Ti를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,상기 하부전극은 상기 이온주입 전에 룰(Rule)상의 전체두께중 일부 두께로 형성되고,상기 이온주입 후에 상기 룰(Rule)상의 전체두께중 잔류두께를 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
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