KR0165387B1 - 반도체장치의 커패시터 제조방법 - Google Patents

Abstract

신규한 반도체장치의 커패시터 및 그 제조방법이 개시되어 있다. 반도체기판의 도전영역에 제1 스토리지전극이 접속되고, 상기 제1 스토리지전극 상에 기둥형 제1 플레이트전극이 형성된다. 상기 제1 스토리지전극에 접촉되면서 상기 제1 플레이트전극 상부의 소정부위를 제외한 부위를 둘러싸도록 제2 스토리지전극이 형성되며, 상기 소정부위를 통해 상기 제1 플레이트전극에 접촉되는 제2 플레이트전극이 상기 제2 스토리지전극 상에 형성된다. 상기 제1 및 제2 스토리지전극과 상기 제1 및 제2 플레이트전극 사이에는 유전체막들이 형성된다. 커패시터 패턴 모양의 변형이 발생하지 않아 용이하게 집적도를 증대시킬 수 있다.

Description

반도체장치의 커패시터 제조방법

제1도는 종래방법에 의해 제조된 반도체장치의 커패시터를 나타내는 단면도.

제2도는 본 발명에 의한 반도체장치의 커패시터를 나타내는 단면도.

제3a도 내지 제3e도는 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.

제4도는 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도.

제5도는 본 발명의 제3 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도.

* 도면의 주요부분에 대한 부호의 설명

100 : 반도체기판 101 : 제1 절연막

103 : 제1 스토리지전극 104 : 제1 유전체막

105 : 제1 플레이트전극 106 : 제2 유전체막

107 : 제1 물질층 108 : 제1 측벽산화막

109 : 제2 스토리지전극 110 : 제3 유전체막

111 : 제2 물질층 112 : 제2 측벽산화막

113 : 제2 플레이트전극 114 : 스페이서

115 : 커패시터 콘택홀 116 : 제2 절연막

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 집적도를 향상시킬 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.

반도체 메모리장치, 특히 DRAM(Dynamic Random Access Memory)장치는 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어가능한 신호전달 수단인 스위칭 트랜지스터와 더불어 하나의 메모리셀을 구성한다. 이러한 DRAM장치에 있어서, 메모리셀 면적의 감소에 의한 셀 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 만든다. 따라서, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ②유전상수가 큰 물질을 사용하는 방법, 및 ③ 커패시터의 유효면적을 증가시키는 방법이 그것이다.

이 중, 첫 번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소장에 적용하기가 어렵다는 단점이 있다.

두 번째 방법으로는, 큰 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 우수한 피복력을 갖는 오산화탄탈륨(Ta₂O₅)에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 Ta₂O₅은 박막상태에서 누설전류가 크고 파괴전압이 작기 때문에, 현재로서는 양산제품에 적용하기가 어려운 실정이다.

따라서, 세 번째 방법이 현재 가장 많은 개발이 이루어지고 있으며, 3차원 구조의 스택형 커패시터가 널리 사용되고 있다. 핀(Fin)구조나 원통전극(Cylindrical Electrode) 구조는 메모리셀의 커패시턴스 증가를 위해 사용되고 있는 대표적인 3차원 구조의 스토리지전극들이다.

제1도는 일본국 특허 제2-123429호에 개시되어 있는 핀구조 커패시터의 단면도이다.

제1도를 참조하면, 다층의 핀구조 스토리지전극(1a, 1b)이 도전성측벽(1c)에 의해 접속됨으로써 유효 커패시터의 면적이 증대될 수 있다. 여기서, 참조부호 2는 플레이트전극, 3은 유전체막, 4는 스위칭 트랜지스터, 5는 게이트전극, 6은 소오스/드레인, 7은 소자분리 영역, 8은 반도체기판, 9는 메모리셀 영역, 10은 콘택홀, 12는 제1 절연막, 13은 제2 절연막, 그리고 16은 커패시터 영역을 나타낸다.

그러나, 상술한 핀구조 커패시터나 원통구조 커패시터를 사용할 경우, 형성되는 스토리지전극의 두께가 얇기 때문에 인접해 있는 절연막(산화막)을 제거하기 위한 습식식각 공정시 상기 스토리지전극으로 통상 사용되는 폴리실리콘층이변형될 뿐만 아니라, 유전체막의 형성후 스토리지전극들 사이에 플레이트전극이 완전히 채워지지 않는 문제가 발생된다. 이러한 문제를 해결하기 위하여 스토리지전극의 두께를 증가시키면, 복잡한 구조, 단차의 증가 및 커패시터 크기의 증가와 같은 문제들이 발생하게 된다.

따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결하면서 집적도를 용이하게 향상시킬 수 있는 반도체장치의 커패시터를 제조하는데 특히 적합한 반도체장치의 커패시터 제조방법에 관한 것이다.

상기 목적을 달성하기 위하여 본 발명은, 반도체기판의 도전영역에 접속되도록 제1 스토리지전극을 형성하는 제1 단계; 상기 제1 스토리지전극 상에 제1 유전체막을 형성하는 제2 단계; 상기 제1 유전체막 상에, 그 상부 및 측벽에 각각 제2 유전체막 및 제1 측벽산화막이 형성된 기둥형의 제1 플레이트전극을 형성하는 제3 단계; 상기 제1 스토리지전극을 노출시키는 제4 단계; 상기 결과물 상에 제2 스토리지전극 및 제3 유전체막을 차례로 형성하는 제5 단계; 사진식각 공정으로 상기 제3 유전체막 및 제2 스토리지전극에 상기 기둥형 제1 플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 제6 단계; 상기 커패시터 콘택홀의 측벽에 제2 측벽산화막을 형성하는 제7 단계; 및 상기 결과물 상에 제2 플레이트전극을 형성하는 제8 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.

상기 제2 플레이트전극을 형성하는 제8 단계 후, 상기 제4단계 내지 제8단계의 공정들을 적어도 1회 반복하여 실시할 수 있다.

상기 기둥형 제1 플레이트전극을 형성하는 제3 단계는, 상기 제1 유전체막 상에 도전층을 형성하는 단계; 상기 도전층 상에 제2 유전체막을 두껍게 형성하는 단계; 사진식각 공정으로 상기 제2 유전체막 및 도전층을 식각하여 기둥형 제2 플레이트전극을 형성하는 단계; 및 상기 기둥형 제2 플레이트전극의 측벽에 제1 측벽산화막을 형성하는 단계로 이루어질 수 있다.

또한, 상기 기둥형 제1 플레이트전극을 형성하는 제3 단계는, 상기 제1 유전체막 상에 도전층 및 제2 유전체막을 차례로 형성하는 단계; 상기 제2 유전체막 상에, 상기 제1 스토리지전극을 노출시키기 위한 식각공정시 식각저지층의 역할을 하는 제1 물질층을 형성하는 단계; 사진식각 공정으로 상기 제1 물질층, 제2 유전체막 및 도전층을 식각하여 기둥형 제2 플레이트전극을 형성하는 단계; 및 상기 기둥형 제2 플레이트전극의 측벽에 제1 측벽산화막을 형성하는 단계로 이루어질 수 있다. 이때, 상기 제1 물질층은 상기 제1 스토리지전극을 노출시키는 제4단계후에 제거한다.

상기 제1 스토리지전극을 노출시키는 제4 단계는, 상기 기둥형 제1 플레이트전극에 의해 노출된 제1 유전체막을 방향성 식각공정으로 제거함으로써 이루어진다.

상기 기둥형 제1 플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 제6 단계는, 상기 제3 유전체막 상에 제2 물질층을 형성하는 단계; 사진식각 공정으로 커패시터 콘택홀이 형성될 부위의 상기 제2 물질층을 식각하는 단계; 상기 식각된 제2 물질층의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 식각마스크로 하여 상기 제3 유전체막 및 제2 스토리지전극을 식각함으로써, 상기 기둥형 제1 플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 단계로 이루어질 수 있다.

상기 제1 내지 제3 유전체막은 산화물 또는 단층이나 다층의 고유전물질로 형성할 수 있다.

상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판의 도전영역에 접속된 제1 스토리지전극; 상기 제1 스토리지전극 상에 형성된 기둥형 제1 플레이트전극; 상기 제1 스토리지전극에 접촉되면서, 상기 제1 플레이트전극 상부의 소정부위를 제외한 부위를 둘러싸도록 형성된 제2 스토리지전극; 상기 소정부위를 통해 상기 제1 플레이트전극에 접촉되면서 상기 제2 스토리지전극 상에 형성된 제2 플레이트전극; 및 상기 제1 및 제2 스토리지전극과 상기 제1 및 제2 플레이트전극 사이에 형성된 유전체막을 구비하는 것을 특징으로 하는 반도체장치의 커패시터를 제공한다.

바람직하게는, 상기 제2 플레이트전극 상에 형성된 적어도 하나의 제2 스토리지전극 및 제2 플레이트전극을 더 구비할 수 있다.

상기 반도체기판의 도전영역은 메모리셀을 구성하는 트랜지스터의 소오스 영역일 수 있다.

본 발명에 의하면, 기둥형 제1 플레이트전극의 임계치수(Critical Dimension; 이하 CD라 한다)가 추가되는 스토리지전극 및 플레이트전극 두께보다 훨씬 두껍게 형성되기 때문에, 커패시터 패턴 모양의 변형이 발생하지않아 용이하게 집적도를 향상시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

제2도는 본 발명에 의한 반도체장치의 커패시터를 나타내는 단면도이다. 여기서, 참조부호 101은 제1 절연막, 102는 콘택홀, 103 및 109는 제1 및 제2 스토리지전극, 105 및 113은 제1 및 제2 플레이트전극, 104, 106 및 110은 제1, 제2 및 제3 유전체막, 108 및 112는 제1 및 제2 측벽산화막, 그리고 116은 제2 절연막을 나타낸다.

제2도를 참조하면, 반도체기판의 도전영역, 예컨대 메모리셀을 구성하는 스위칭 트랜지스터의 소오스영역에 제1 스토리지전극(103)이 콘택홀(102)을 통해 접속되어 있다. 상기 콘택홀(102)은 트랜지스터와 같은 도전성 패턴을 절연시키기 위한 제1 절연막(101)에 형성되어 있다. 상기 제1 스토리지전극(103) 상에는 제1 유전막(104)을 개재하여, 그 상부 및 측벽에 제2 유전막(106) 및 제1 측벽산화막(108)이 형성된 기둥형 제1 플레이트전극(105)이 형성되어 있다. 또한 상기 제1 스토리지전극(103)에 접촉되면서 상기 제1 플레이트전극(105) 상부의 소정부위를 제외한 부위를 둘러싸도록 제2스토리지전극(109)이 형성되어 있고, 상기 소정부위를 통해 제1 플레이트전극(105)에 접촉되는 제2 플레이트전극(113)이 상기 제2 스토리지전극(109) 상에 형성되어 있다.

본 발명의 커패시터에 의하면, 도전영역에 접속되는 스토리지전극상에 기둥형 플레이트전극이 형성되고, 상기 기둥형 플레이트전극을 이용하여 최대한 얇은 전극들을 확장함으로써 커패시턴스를 증가시킬 수 있다. 이때 기둥형으로 형성되는 제1 플레이트전극의 한계는 리소그라피 장비에 의한 패턴 형성의 한계와 스핀(spin) 공정등에 의한 패턴 변형의 한계에 의해 결정된다. 따라서, 상기 기둥형 제1 플레이트전극의 CD가 추가되는 스토리지전극 및 플레이트전극들의 두께보다 훨씬 두껍게 형성되므로 패턴 변형의 측면에서 종래방법들에 비해 향상된 결과를 얻을 수 있고, 스토리지전극들 사이에 플레이트전극을 완전히 채워지지 않는 문제는 근본적으로 제거할 수 있다.

제3a도 내지 제3e도는 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법이다.

제3a도는 제1 스토리지전극(103) 및 제1 유전체막(104)을 형성하는 단계를 도시한다. 소정의 구조물이 형성되어 있는 반도체기판(도시되지 않음) 상에 제1 절연막(101)을 형성한 후, 이를 사진식각 공정으로 식각하여 상기 기판의 도전영역을 노출시키는 콘택홀(102)을 형성한다. 이어서, 상기 결과물 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 약 1000Å 두께로 침적하여, 상기 콘택홀(102)을 통해 상기 도전영역에 접속되는 커패시터의 제1 스토리지전극(103)을 형성한다. 다음에, 상기 제1 스토리지전극(103) 상에 산화물 또는 고유전물질을 약 100Å 두께로 성장시켜 제1 유전체막(104)을 형성한다.

제3b도는 기둥형 제1 플레이트전극(105)을 형성하는 단계를 도시한다. 상기 제1 유전체막 상에 도전층을 약 5000Å 두께로 침적한 후, 그 위에 제2 유전체막(106)을 약 100Å 두께로 성장시킨다. 이어서, 상기 제2 유전체막(106) 상에 소정물질, 예컨대 실리콘질화물을 약 1000Å 두께로 침적하여 제1 물질층(107)을 형성한 후, 사진식각 공정으로 상기 제1 물질층(107), 제2 유전체막(106) 및 도전층을 차례로 식각함으로써 기둥형의 제1 플레이트전극(105)을 형성한다. 다음에, 열적 산화공정으로 상기 기둥형 제1 플레이트전극(105)의 측벽에 제1 측벽산화막(108)을 형성한다.

제3c도는 제2 스토리지전극(109) 및 제3 유전체막(110)을 형성하는 단계를 도시한다. 방향성의 반응성이온식각(Reactive Ion Etching; 이하 RIE라 한다) 공정을 실시하여 상기 제1 플레이트전극(105)에 의해 노출된 제1 유전체막(104)을 제거하여 상기 제1 스토리지전극(103)을 노출시킨다. 이어서, 상기 제1 물질층(107)을 제거한 후, 상기 결과물상에 제2 스토리지전극(109)을 약 300Å 두께로 형성한다. 다음에, 상기 제2 스토리지전극(109) 상에 제3 유전체막(110)을 약 100Å 두께로 성장시킨 후, 그 위에 소정물질, 예컨대 실리콘질화물을 약 1000Å 두께로 침적하여 제2 물질층(111)을 형성한다.

제3d도는 커패시터 콘택홀(115)을 형성하는 단계를 도시한다. 사진식각 공정으로 커패시터 콘택홀이 형성될 부위의 상기 제2 물질층(111)을 식각한 후, 상기 식각된 제2 물질층(111)을 식각마스크로 사용하여 상기 제3 유전체막(110) 및 제2 스토리지전극(109)을 차례로 식각함으로써 상기 제1 플레이트전극(105) 상부의 소정부위를 노출하는 커패시터 콘택홀(115)을 형성한다. 이어서, 열적 산화공정으로 상기 커패시터 콘택홀(115)의 측벽에 제2 측벽산화막(112)을 약 100Å 두께로 형성한 후, RIE 공정을 실시하여 상기 커패시터 콘택홀(115)에 의해 노출된 제1 플레이트전극(105)을 소정깊이로 식각한다.

제3e도는 제2 플레이트전극(113)을 형성하는 단계를 도시한다. 상기 제2 물질층(111)을 제거한 후, 결과물 상에 제2 플레이트전극(113)을 약 300Å 두께로 형성한다. 이어서, 사진식각 공정으로 상기 제2 플레이트전극(113), 제3 유전체막(110), 제2 스토리지전극(109) 및 제1 스토리지전극(103)을 차례로 식각함으로써, 각 셀 단위로 커패시터를 분리한다. 다음에, 상기 결과물 상에 절연물질을 소정 두께로 침적하여 상기 커패시터를 절연시키기 위한 제2 절연막(116)을 형성한다.

상술한 본 발명의 제1 실시예에 의하면, 종래방법에서 문제시되었던 전극들의 패턴 변형 및 스토리지전극들 사이의 불충분한 플레이트전극 매립 문제가 발생하지 않는다

제4도는 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도이다.

제4도를 참조하면, 상기 제3a도 내지 제3c도에서 설명한 공정들을 동일하게 진행한 후, 사진식각 공정으로 커패시터 콘택홀이 형성될 부위의 상기 제2 물질층(111)을 식각한다. 이어서, 상기 결과물 상에 소정물질, 예컨대 실리콘질화물을 침적한 후, 이를 이방성 식각하여 상기 식각된 제2 물질층(111)의 측벽에 스페이서(114)를 형성한다. 다음에, 상기 스페이서(114)를 식각마스크로 하여 제3 유전체막(110) 및 제2 스토리지전극(109)을 차례로 식각함으로써 상기 제1 플레이트전극(105) 상부의 소정부위를 노출하는 커패시터 콘택홀(115)을 형성한다. 이어서, 열적 산화공정으로 상기 커패시터 콘택홀(115)의 측벽에 제2 측벽산화막을 약 100Å 두께로 형성한 후, RIE 공정을 실시하여 상기 커패시터 콘택홀(115)에 의해 노출된 제1 플레이트전극(105)을 소정깊이로 식각한다. 다음에, 상기 제3e도에서 설명한 공정들을 동일하게 진행한다.

상술한 본 발명의 제2 실시예에 의하면, 제1 실시예의 경우보다 커패시터 콘택홀의 크기를 줄일 수 있으며, 디자인-룰(design rule)보다 작은 커패시터 콘택홀을 형성할 수 있다. 또한, 커패시터 콘택홀의 미스얼라인 문제를 방지할 수 있다.

제5도는 본 발명의 제3 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도로서, 본 발명의 커패시터를 스위칭 트랜지스터와 함께 형성하여 DRAM의 메모리셀을 구성하는 실시예이다. 여기서, 참조부호 100은 반도체기판, 120은 소자분리막, 122는 게이트절연막, 124는 게이트전극, 126은 LDD(Lightly Doped Drain) 영역, 128은 게이트 측벽스페이서, 그리고 130은 소오스/드레인 영역을 나타낸다.

도시하지는 않았지만, 본 발명의 제4 실시예에 의하면, 상기 제3b도의 제1 플레이트전극(105) 상에 형성되는 제2 유전체막(106)을 더욱 두껍게 형성함으로써, 후속의 제1 스토리지전극(103)을 노출시키기 위한 식각공정시 상기 제2 유전체막(106)이 식각저지층의 역할을 하도록 한다. 따라서, 상기 제1 실시예의 공정에 비해 제1 물질층(107)의 침적 및 제거 공정이 없기 때문에, 공정을 단순화시킬 수 있다.

또한, 상술한 제1실시예에서, 제2 플레이트전극(113)을 형성하는 공정 후, 제3c도 내지 제3e도에서 설명한 공정들을 적어도 1회 반복함으로써 스토리지전극 및 플레이트전극의 갯수를 증가시켜 유효 커패시터의 면적을 더욱 증대시킬 수 있다. 이는 제2 내지 제4 실시예에도 모두 적용할 수 있다.

따라서, 상술한 바와 같이 본 발명에 의하면, 제1 스토리지전극상에 형성되는 기둥형 제1 플레이트전극이 유효 커패시터 면적의 증대를 위해 추가되는 스토리지전극 및 플레이트전극들의 두께보다 훨씬 두껍게 형성되기 때문에, 커패시터 패턴 모양의 변형이나 스토리지전극들 사이의 불충분한 플레이트전극 매립 문제들이 발생하지 않아 용이하게 집적도를 향상시킬 수 있다. 또한, 추가되는 스토리지전극 및 플레이트전극의 갯수를 증가시켜 셀 커패시턴스를 용이하게 증대시킬 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (9)

1. 반도체기판의 도전영역에 접속되도록 제1 스토리지전극을 형성하는 제1단계; 상기 제1 스토리지전극 상에 제1 유전체막을 형성하는 제2 단계; 상기 제1 유전체막 상에, 그 상부 및 측벽에 각각 제2 유전체막 및 제1 측벽산화막이 형성된 기둥형의 제1 플레이트전극을 형성하는 제3 단계; 상기 제1 스토리지전극을 노출시키는 제4 단계; 상기 결과물 상에 제2 스토리지전극 및 제3 유전체막을 차례로 형성하는 제5 단계; 사진식각 공정으로 상기 제3 유전체막 및 제2 스토리지전극에 상기 기둥형 제1 플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 제6 단계; 상기 커패시터 콘택홀의 측벽에 제2 측벽산화막을 형성하는 제7단계; 및 상기 결과물 상에 제2 플레이트전극을 형성하는 제8 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 제2 플레이트전극을 형성하는 제8 단계후, 상기 제4단계 내지 제8단계의 공정들을 적어도 1회 반복하여 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 기둥형 제1 플레이트전극을 형성하는 제3 단계는, 상기 제1 유전체막 상에 도전층을 형성하는 단계; 상기 도전층 상에 제2 유전체막을 두껍게 형성하는 단계; 사진식각 공정으로 상기 제2 유전체막 및 도전층을 식각하여 기둥형 제2 플레이트전극을 형성하는 단계; 및 상기 기둥형 제2 플레이트전극의 측벽에 제1 측벽산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 기둥형 제1 플레이트전극을 형성하는 제3 단계는, 상기 제1 유전체막 상에 도전층 및 제2 유전체막을 차례로 형성하는 단계; 상기 제2 유전체막 상에, 상기 제1 스토리지전극을 노출시키기 위한 식각공정시 식각저지층의 역할을 하는 제1 물질층을 형성하는 단계; 사진식각 공정으로 상기 제1 물질층, 제2 유전체막 및 도전층을 식각하여 기둥형 제2 플레이트전극을 형성하는 단계; 및 상기 기둥형 제2 플레이트전극의 측벽에 제1 측벽산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
5. 제4항에 있어서, 상기 제1 물질층은 상기 제1 스토리지전극을 노출시키는 제4 단계 후에 제거하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
6. 제1항에 있어서, 상기 제1 스토리지전극을 노출시키는 제4 단계는, 상기 기둥형 제1 플레이트전극에 의해 노출된 제1 유전체막을 방향성 식각공정으로 제거함으로써 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
7. 제1항에 있어서, 상기 기둥형 제1 플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 제6단계는, 상기 제3 유전체막 상에 제2 물질층을 형성하는 단계; 사진식각 공정으로 커패시터 콘택홀이 형성될 부위의 상기 제2 물질층을 식각하는 단계; 상기 식각된 제2 물질층의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 식각마스크로 하여 상기 제3 유전체막 및 제2 스토리지전극을 식각함으로써, 상기 기둥형 제1 플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
8. 제1항에 있어서, 상기 제1 내지 제3 유전체막은 산화물 또는 단층이나 다층의 고유전물질로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
9. 제1항에 있어서, 상기 반도체기판의 도전영역은 메모리셀을 구성하는 트랜지스터의 소오스영역인 것을 특징으로 하는 반도체장치의 커패시터 제조방법.