KR960039375A - 반도체장치의 커패시터 및 그 제조방법 - Google Patents
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Abstract
신규한 반도체장치의 커패시터 및 그 제조방법이 개시되어 있다. 반도체기판의 도전영역에 제1 스토리지전극이 접속되고, 상기 제1스토리지전극 상에 기둥형 제1플리이트전극이 형성된다. 상기 제1스토리지전극에 접촉되면서 상기 제1플레이트전극 상부의 소정부위를 제외한 부위를 둘러싸도록 제2스토리지 형성되며, 상기 소정부위를 통해 상기 제1플레이트전극에 접촉되는 제2플레이트전극이 상기 제2스토리지 전극 상에 형성된다. 상기 제1 및 제2스토리지전극과 상기 제1 및 제2플레이트전극 사이에는 유전체막들이 형성된다. 커패시터 패턴모양의 변형이 발생하지 않아 용이하게 집적도를 증대시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 반도체장치의 커패시터를 나타내는 단면도.
제3A도 내지 제3E도는 본 발명의 제1실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.
Claims (12)
- 반도체기판의 도전영역에 접속된 제1스토리지전극; 상기 제1스토리지전극 상에 형성된 기둥형 제1플레이트전극; 상기 제1스토리지전극에 접촉되면서, 상기 제1플레이트전극 상부의 소정부위를 제외한 부위를 둘러싸도록 형성된 제2스토리지전극; 상기 소정부위를 통해 상기 제1플레이트전극에 접촉되면서 상기 제2스토리지전극 상에 형성된 제2플레이트전극; 및 상기 제1 및 제2스토리지전극과 상기 제1 및 제2플레이트전극 사이에 형성된 유전체막을 구비하는 것을 특징으로 하는 반도체장치의 커패시터.
- 제1항에 있어서, 상기 제2플레이트전극 상에 형성된 적어도 하나의 제2스토리지전극 및 제2플레이트전극을 더 구비하는 것을 특징으로 하는 반도체장치의 커패시터.
- 제1항에 있어서, 상기 반도체기판의 도전영역은 메모리셀을 구성하는 트랜지스터의 소오스영역인 것을 특징으로 하는 반도체장치의 커패시터.
- 반도체기판의 도전영역에 접속되도록 제1스토리지전극을 형성하는 제1단계; 상기 제1스토리지전극 상에 제1유전체막을 형성하는 제2단계; 상기 제1유전체막 상에, 그 상부 및 측벽에 각각 제2유전체막 및 제1측벽산화막이 형성된 기둥형의 제1플레이트전극을 형성하는 제3단계; 상기 제1스토리지전극을 노출시키는 제4단계; 상기 결과물 상에 제2스토리지전극 및 제3유전체막을 차례로 형성하는 제5단계; 사진식각 공정으로 상기 제3유전체막 및 제2스토리지전극에 상기 기둥형 제1플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 제6단계; 상기 커패시터 콘택홀의 측벽에 제2 측벽산화막을 형성하는 제7단계; 및 상기 결과물 상에 제2플레이트전극을 형성하는 제8단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 제2플레이트전극을 형성하는 제8단계 후, 상기 제4단계 내지 제8단계의 공정들을 적어도 1회 반복하여 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 기둥형 제1플레이트전극을 형성하는 제3단계는, 상기 제1유전체막 상에 도전층을 형성하는 단계; 상기 도전층 상에 제2유전체막을 두껍게 형성하는 단계; 사진식각 공정으로 상기 제2유전체막 및 도전층을 식각하여 기둥형 제2플레이트전극을 형성하는 단계; 및 상기 기둥형 제2플레이트전극의 측벽에 제1측벽산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 기둥형 제1플레이트전극을 형성하는 제3단계는, 상기 제1유전체막 상에 도전층 및 제2유전체막을 차례로 형성하는 단계; 상기 제2유전체막 상에, 상기 제1스토리지전극을 노출시키기 위한 식각공정시 식각저지층의 역할을 하는 제1물질층을 형성하는 단계; 사진식각 공정으로 상기 제1물질층, 제2유전체막 및 도전층을 식각하여 기둥형 제2플레이트전극을 형성하는 단계; 및 상기 기둥형 제2플레이트전극의 측벽에 제1측벽산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제7항에 있어서, 상기 제1물질층은 상기 제1스토리지전극을 노출시키는 제4단계 후에 제거하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 제1스토리지전극을 노출시키는 제4단계는, 상기 기둥형 제1플레이트전극에 의해 노출된 제1유전체막을 방향성 식각공정으로 제거함으로써 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 기둥형 제1플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 제6단계는, 상기 제3유전체막 상에 제2물질층을 형성하는 단계; 사진식각 공정으로 커패시터 콘택홀이 형성될 부위의 상기 제2물질층을 식각하는 단계; 상기 식각된 제2물질층의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 식각마스크로 하여 상기 제3유전체막 및 제2스토리지전극을 식각함으로써, 상기 기둥형 제1플레이트전극 상부의 소정부위를 노출시키는 커패시터 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 제1 내지 제3유전체막은 산화물 또는 단층이나 다층의 고유전물질로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 반도체기판의 도전영역은 메모리셀을 구성하는 트랜지스터의 소오스영역인 것을 특징으로 하는 반도체장치의 커패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009796A KR0165387B1 (ko) | 1995-04-25 | 1995-04-25 | 반도체장치의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009796A KR0165387B1 (ko) | 1995-04-25 | 1995-04-25 | 반도체장치의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039375A true KR960039375A (ko) | 1996-11-25 |
| KR0165387B1 KR0165387B1 (ko) | 1998-12-15 |
Family
ID=19412910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950009796A KR0165387B1 (ko) | 1995-04-25 | 1995-04-25 | 반도체장치의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0165387B1 (ko) |
-
1995
- 1995-04-25 KR KR1019950009796A patent/KR0165387B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0165387B1 (ko) | 1998-12-15 |
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