KR940001379A - 고축적 용량을 갖는 캐패시터 콘택홀 제조방법 - Google Patents
고축적 용량을 갖는 캐패시터 콘택홀 제조방법 Download PDFInfo
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Abstract
본 발명은 고축적 용량을 갖는 캐패시터 콘택홀 제조방법에 관한 것으로, 전하보존 두전극의 면적을 최대한 넓게하여 축적용량을 높게하고 또한, 전하보존전극의 콘택홀 형성시 콘택홀의 스페이서(spacer)를 형성하여 콘택홀의 면적을 최소화하여 소자의 고집적화를 실현함과 동시에 DRAM의 성능을 향상시키는 고축적 용량을 갖는 캐패시터 콘택홀 제조방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 DRAM 공정도.
Claims (2)
- 고축적 용량을 갖는 캐패시터 콘택홀 제조방법에 있어서, 일반적인 MOS공정으로 반도체 기판(1)에 소자분리 절연막(2), 소오스(3), 드레인(4), 게이트산화막(5), 게이트(6)를 형성하고 전체적으로 제1절연층(7), 제1폴리실리콘막(9), 제2폴리실리콘막((10)을 차례로 증착하고 상기 소오스(3)에 전하 보전전극 콘택형성을 위해 감광막(13)을 마스크패턴하여 현상하는 제1공정, 상기 제1공정후에 제2폴리실리콘(11), 제2절연층(8), 제1폴리실리콘(9)를 차례로 선택식각하고 제3폴리실리콘막(11)을 증착하는 제2공정, 상기 제2공정후에 상기 제3폴리실리콘막(11)을 에치 백(etch back) 식각하여, 전하보존 전극의 측벽에 콘택홀 측벽 스페이서를 상기 제3폴리실리콘막(11)으로 형성하는 제3공정, 상기 제3공정후에 상기 제3폴리실리콘막(11)을 식각장벽으로 하여 상기 소오스(3)상의 제1절연층(7)을 식각하고 제4폴리실리콘막(12)을 증착하여 상기 소오스(3)에 콘택시킨 다음에 감광막(13)을 증착하는 제4공정, 상기 제4공정후에 상기 감광막(13)을 이용하여 상기 제4폴리실리콘막(12), 제2폴리실리콘막(10)을 식각한 다음에 상기 감광막(13)으로 상기 제2절연층(8)을 식각하고 상기 제1폴리실리콘막(9)을 식각한 후에 상기 감광막(13)을 제거하는 제5공정을 구비하는 것을 특징으로 하는 고집적 용량을 갖는 캐패시터 콘택홀 제조방법.
- 제1항에 있어서, 상기 제2공정의 제2폴리실리콘(11), 제2절연층(8), 제1폴리실리콘(9)의 순서적 식각은 비등방성 식각인 것을 특징으로 하는 고집적 용량을 갖는 캐패시터 콘택홀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Country Status (1)
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1992
- 1992-06-05 KR KR1019920009727A patent/KR950003912B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR950003912B1 (ko) | 1995-04-20 |
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