KR940016933A - 반도체 소자의 개패시터 형성방법 - Google Patents
반도체 소자의 개패시터 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 개패시터 형성방법에 있어서, 반도체 기판에 필드 산화막(4)과 게이트 산화막을 형성하고 게이트 전극(1)과 상기 게이트 전극(1) 측벽에 형성되는 제 1 산화막 스페이서(2), 폴리실리콘 산화막 마스크(3)로 상기 게이트 전극(1)을 절연시키게 되고 반도체 기판의 동작영역을 오픈(open)하여 폴리실리콘막을 증착하여 제 1 저장 노드 전극(5), 층간 산화막(6)을 차례로 전체구조 상부에 증착하는 제 1 단계와, 상기 층간 산화막(6), 제 1 저장 노드 전극(5)을 소정의 크기로 형성하여 상기 층간 산화막(6)과 제 1 저장 노드 전극(5)으로 이루어지는 단차 측벽에 제 2 산화막 스페이서(7)가 형성되는 제 2 단계와, 제 3 도는 비트선용 전도물질과 산화막을 차례로 상기 제 2 도에서 오픈 콘택홀내에 매립하여 일정 크기로 형성하여 비트선(8)과 비트선 산화막(9)을 형성하고, 상기 비트선(8)과 산화막(9)이 이루는 단차 측벽에 제 3 산화막 스페이서(10)을 형성하는 제 3 단계와, 제 2 저장 노드 전극(11)용 폴리실리콘막과 산화막(12)을 차례로 증착하여 감광막(13)으로 제 2 저장 노드 전극 마스크 패턴을 형성하는 제 4 단계와, 상기 제 2 저장 노드 전극 마스크를 이용하여 산화막(12)을 선택 식각하여 제 4 산화막 스페이서(14)를 형성하는 제 5 단계, 상기 산화막(12)의 선택 식각하여 노출된 부위를 식각하되 하층의 산화막이 노출될 때까지 식각하고 기판 상부에 형성되어져 있는 산화막(12)과 이 산화막의 측벽에 형성되어져 있는 제 4 산화막 스페이서를 제거하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 개패시터 형성방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 7 도는 전면성 식각으로 산화막을 에치백한 상태의 구조도.
Claims (3)
- 반도체 소자의 개패시터 형성방법에 있어서, 반도체 기판에 필드 산화막(4)과 게이트 산화막을 형성하고 게이트 전극(1)과 상기 게이트 전극(1) 측벽에 형성되는 제 1 산화막 스페이서(2), 폴리실리콘 산화막 마스크(3)로 상기 게이트 전극(1)을 절연시키게 되고 반도체 기판의 동작영역을 오픈(open)하여 폴리실리콘막을 증착하여 제 1 저장 노드 전극(5), 층간 산화막(6)을 차례로 전체구조 상부에 증착하는 제 1 단계와, 상기 층간 산화막(6), 제 1 저장 노드 전극(5)을 소정의 크기로 형성하여 상기 층간 산화막(6)과 제 1 저장 노드 전극(5)으로 이루어지는 단차 측벽에 제 2 산화막 스페이서(7)가 형성되는 제 2 단계와, 제 3 도는 비트선용 전도물질과 산화막을 차례로 상기 제 2 도에서 오픈 콘택홀내에 매립하여 일정 크기로 형성하여 비트선(8)과 비트선 산화막(9)을 형성하고, 상기 비트선(8)과 산화막(9)이 이루는 단차 측벽에 제 3 산화막 스페이서(10)을 형성하는 제 3 단계와, 제 2 저장 노드 전극(11)용 폴리실리콘막 산화막(12)을 차례로 증착하여 감광막(13)으로 제 2 저장 노드 전극 마스크 패턴을 형성하는 제 4 단계와, 상기 제 2 저장 노드 전극 마스크를 이용하여 산화막(12)을 선택 식각하여 제 4 산화막 스페이서(14)를 형성하는 제 5 단계, 상기 산화막(12)의 선택 식각하여 노출된 부위를 식각하되 하층의 산화막이 노출될 때까지 식각하고 기판 상부에 형성되어져 있는 산화막(12)과 이 산화막의 측벽에 형성되어져 있는 제 4 산화막 스페이서를 제거하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 개패시터 형성방법.
- 제 1 항에 있어서, 상기 제 6 단계에서 노출되어 식각되는 층은 비트선 방향에서 제 2 저장 노드 전극(11)인 것을 특징으로 하는 반도체 소자의 개패시터 형성방법.
- 제 1 항에 있어서, 상기 제 6 단계에서 노출되어 식각되는 층은 워드선 방향에서 제 2 저장 노드 전극(11)과 제 1 저장 노드 전극(5)층인 것을 특징으로 하는 반도체 소자의 개패시터 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027350A KR100273681B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체 소자의 커패시터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027350A KR100273681B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체 소자의 커패시터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016933A true KR940016933A (ko) | 1994-07-25 |
| KR100273681B1 KR100273681B1 (ko) | 2000-12-15 |
Family
ID=19348516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920027350A KR100273681B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체 소자의 커패시터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100273681B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454627B1 (ko) * | 1997-06-24 | 2004-12-30 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀제조방법 |
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1992
- 1992-12-31 KR KR1019920027350A patent/KR100273681B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100273681B1 (ko) | 2000-12-15 |
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