KR940016764A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한것으로, 전하보존전극 콘택, 전하보존 전극용 제 1 실리콘층 증착, 제 2 절연층 증착후 제 1 차 전하보존 마스크로 상기 제 2 절연층의 노출부분을 식각한 다음, 상기 제 1 실리콘층 식각시 등방성 식각으로 하고, 전반적으로 전하보존 전극용 제 2 실리콘층을 증착하여 전하보존 전극의 면적을 넓게 한 다음, 제 2 차 전하보존 마스크로 노출된 제 2 실리콘층을 식각하고, 상기 제1 및 제 2 실리콘층 사이의 제 2 절연층을 완전히 제거하므로써 전하보존전극의 면적을 최대한으로 얻을 수 잇는 캐패시터를 제조하는 방법에 대하여 기술한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1 내지 제 4 도는 본 발명에 의한 반도체 소자의 캐패시터를 형성하는 단계를 나타낸 단면도.
Claims (3)
- 반도체 소자의 캐패시터 제조방법에 있어서, 반도체 기판상에 워드라인용 게이트 전극을 포함하는 트랜지스터를 형성하고 그 상부에 전면적으로 제 1 절연층(6)을 형성하는 다음, 예정된 부분의 제 1절연층(6)을 제거하여 저장전극용 콘택홀을 형성하고, 전체 구조 상부에 저장전극용 제 1 실리콘층(7)을 증착한 다음, 그 상부에 제 2 절연층(8)을 형성하는 단계와, 상기 제 2 절연층(8) 상부에 제 1 저장전극 마스크용 제 1 감광막패턴(9)을 형성하는 단계와, 상기 제 1 감광막패턴(9)을 마스크로 하여 제 2 절연층(8)의 노출된 부위를 비등방성 식각방법으로 하부의 제 1 실리콘층(7)이 노출될때까지 식각한후, 다시 등방성 식각방식으로 상기 노출된 제 1 실리콘층(7)뿐만 아니라 패턴된 제 2 절연층(8) 하부의 일정부분까지 제 1 실리콘층(7)을 식각한 다음 상기 제 1 감광막패턴(9)을 제거하는 단계와, 상기 전체구조 상부에 저장전극용 제 2 실리콘층(10)을 소정의 두께로 증착한 다음, 그 상부에 제 2 저장전극 마스크용 제 2 감광막패턴 (11)을 제 2 실리콘층(10)의 상부면 일정부분이 노출되도록 형성하는 단계와, 상기 제 2 감광막패턴(11)을 마스크로 하여 노출된 제 2 실리콘층(10)을 식각하여 제1 및 제 2 절연층 (6 및 8)이 노출되게 한 다음, 상기 노출된 제 2 절연층 (8) 뿐만 아니라 제1 및 제 2 실리콘층(7 및 10)으로 둘러싸인 제 2 절연층(8)을 등방성 식각방식으로 완전히 제거하여 상기 제1 및 제 2 실리콘층(7 및 10) 사이에 공간이 형성된 핀구조의 저장전극(12)을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연층(6)의 식각비가 상기 제 2 절연층(8)의 식각비보다 큰 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제 2 저장전극 마스크는 제 1 저장전극 마스크와 동일한 것을 사용하되, 마스크 정렬시 좌, 우로 약간 이동시켜 배열시키는 것을 특징으로 하는 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR950008248B1 KR950008248B1 (ko) | 1995-07-26 |
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1992
- 1992-12-30 KR KR1019920026700A patent/KR950008248B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR950008248B1 (ko) | 1995-07-26 |
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