KR970018246A - 반도체 메모리 셀의 제조방법 - Google Patents
반도체 메모리 셀의 제조방법 Download PDFInfo
- Publication number
- KR970018246A KR970018246A KR1019950030998A KR19950030998A KR970018246A KR 970018246 A KR970018246 A KR 970018246A KR 1019950030998 A KR1019950030998 A KR 1019950030998A KR 19950030998 A KR19950030998 A KR 19950030998A KR 970018246 A KR970018246 A KR 970018246A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- forming
- resultant
- silicon pillar
- memory cell
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
반도체 메모리 셀의 제조방법에 관하여 기재하고 있다. 반도체 기판을 식각하여 실리콘 기둥을 형성하고, 실리콘 기둥이 형성된 상기 결과물 상에 필드산화막을 형성한 다음, 게이트 절연층을 형성한다. 이어서, 상기 결과물 상에 게이트 도전층 및 제1절연층을 차례로 형성한 다음 상기 실리콘 기둥 주변에만 한정적으로 형성되고 상기 실리콘 기둥 끝의 일부를 노출시키도록 패터닝하고, 제2절연층을 형성한 다음 패터닝하여 상기 패터닝된 제1절연층 및 게이트도전층의 측벽에 스페이서를 형성한다. 계속해서, 스페이서가 형성된 상기 결과물 상에 제3절연층을 형성하고, 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 비트라인을 형성한다. 따라서, 집적화 및 공정측면에서 유리하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 내지 제8도는 본 발명의 일 실시예에 따른 반도체 메모리 셀 제조방법을 순서대로 도시한 공정순서도.
Claims (5)
- 반도체 기판을 식각하여 실리콘 기둥을 형성하는 제1단계 실리콘 기둥이 형성된 상기 결과물 상에 필드 산화막을 형성한 다음, 게이트 절연층을 형성하는 제2단계; 게이트절연층이 형성된 상기 결과물 상에 게이트 도전층 및 제1절연층을 차례로 형성한 다음 상기 실리콘 기둥 주변에만 한정적으로 형성되고 상기 실리콘 기둥 끝의 일부를 노출시키도록 패터닝하는 제3단계; 상기 결과물 상에 제2절연층을 형성한 다음 패터닝하여 상기 패터닝된 제1절연층 및 게이트도전층의 측벽에 스페이서를 형성하는 제4단계; 스페이서가 형성된 상기 결과물 상에 제3절연층을 형성하는 제5단계; 및 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 비트라인을 형성하는 제6단계를 구비하는 것을 특징으로 하는 반도체 메모리 셀의 제조방법.
- 제1항에 있어서, 상기 실리콘 기둥은 드레인 이외의 영역을 식각하여 형성하고, 워드라인 방향쪽으로의 드레인 패턴이 존재하도록 하는 것을 특징으로 하는 반도체 메모리 셀의 제조방법.
- 제1항에 있어서, 상기 게이트 도전층 형성시 워드라인으로 사용되어질 막을 에스(S)형으로 형성하는 것을 특징으로 하는 반도체 메모리 셀의 제조방법.
- 제1항에 있어서, 상기 메모리 셀 패턴 형성시 “갈매기” 형태의 패턴을 구성하는 것을 특징으로 하는 반도체 메모리 셀의 제조방법.
- 제1항에 있어서, 에스(S)형의 게이트 도전층 가장자리에 절연막 스페이서를 형성하여 그 두께로 DC 및 BC 콘택 크기가 변경되는 것을 특징으로 하는 반도체 메모리 셀의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030998A KR970018246A (ko) | 1995-09-21 | 1995-09-21 | 반도체 메모리 셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030998A KR970018246A (ko) | 1995-09-21 | 1995-09-21 | 반도체 메모리 셀의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970018246A true KR970018246A (ko) | 1997-04-30 |
Family
ID=66615880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950030998A KR970018246A (ko) | 1995-09-21 | 1995-09-21 | 반도체 메모리 셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970018246A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520190B1 (ko) * | 1998-06-05 | 2006-05-03 | 주식회사 하이닉스반도체 | 메모리 셀 어레이 |
-
1995
- 1995-09-21 KR KR1019950030998A patent/KR970018246A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520190B1 (ko) * | 1998-06-05 | 2006-05-03 | 주식회사 하이닉스반도체 | 메모리 셀 어레이 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950021728A (ko) | 박막트랜지스터 제조방법 | |
| KR970018246A (ko) | 반도체 메모리 셀의 제조방법 | |
| KR970072497A (ko) | 액티브 매트릭스 기판의 제조방법 및 그 방법에 의해 제조되는 액티브 매트릭스 기판 | |
| KR940016887A (ko) | 반도체 소자의 미세 게이트전극 형성방법 | |
| KR970054506A (ko) | 레이저를 이용한 완전 자기 정합형 박막 트랜지스터의 제조 방법 | |
| KR970003962A (ko) | 반도체 소자의 고집적 트렌지스터 제조 방법 | |
| KR940016933A (ko) | 반도체 소자의 개패시터 형성방법 | |
| KR970054222A (ko) | 스태틱 램 제조 방법 | |
| KR950004548A (ko) | 반도체소자 제조방법 | |
| KR960035807A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR930011110A (ko) | 반도체 기억소자의 비트라인 제조 방법 및 그 구조 | |
| KR940016504A (ko) | 반도체 소자의 콘택 제조방법 | |
| KR960019741A (ko) | 에스램(sram) 셀 및 그 제조방법 | |
| KR20040033622A (ko) | Ｍｄｌ 소자의 제조방법 | |
| KR940001454A (ko) | 박막트랜지스터 구조 및 제조방법 | |
| KR970053944A (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR970052761A (ko) | 반도체소자의 패턴 형성방법 | |
| KR960043203A (ko) | 반도체장치의 제조방법 | |
| KR960035879A (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR940004842A (ko) | 포토리소그래피 공정을 줄인 박막트랜지스터의 제조 방법 | |
| KR970054414A (ko) | 상이한 스페이서의 크기를 가지는 반도체 장치의 제조 방법 | |
| KR970018247A (ko) | 반도체 메모리 셀 제조방법 | |
| KR960039214A (ko) | 모스 트랜지스터 제조 방법 | |
| KR950002045A (ko) | 스태틱램 셀 및 그 제조 방법 | |
| KR970077239A (ko) | 폴리사이드 구조의 게이트 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |