KR970054222A - 스태틱 램 제조 방법 - Google Patents
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Abstract
본 발명은 SRAM을 구성하는 TFT의 게이트 콘택 방법에 있어서; 층간산화막 및 산화막과 식각선택비를 갖는 소정의 희생막을 형성하는 제1단계; 상기 희생막 및 층간산화막을 선택식각하여 반도체 기판의 소정부위를 노출시키는 콘택홀을 형성하는 제2단계; 게이트용 제1전도막을 형성하고 상기 제1전도막으로 매립되지 않은 콘택홀 내부를 산화막으로 매립한 다음 게이트용 제2전도막을 형성하는 제3단계; 및 게이트 마스크를 사용하여 상기 제2전도막 및 제1전도막을 차례로 식각하되, 상기 제3단계에서 발생되는 단차부위의 잔류산화막을 상기 희생막과의 식각선택비를 이용하여 제거하는 제4단계를 포함하는 것을 특징으로 하는 스태틱 램 제조 방법에 관한 것으로, 평탄화 불량 등의 공정 이상 발생시와 셀 끝부위의 단차 등으로 인한 잔류 상화막 및 폴리실리콘 막을 셀 구조의 단차의 열악함이 없이 기존 공정과 똑같은 방법으로 진행할 수 있고, 이를 해결하지 못했을 때 발생하는 브릿지 문제도 해결할 수 있는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1D도는 본 발명의 일실시예에 따른 SRAM의 TFT 게이트 콘택 공정도.
Claims (2)
- 스태틱 램을 구성하는 TFT의 게이트 콘택 방법에 있어서; 층간산화막 및 산화막과 식각선택비를 갖는 소정의 희생막을 형성하는 제1단계; 상기 흐생막 및 층간 산화막을 선택식각하여 반도체 기판의 소정부위를 노출시키는 콘택홀을 형성하는 제2단계; 게이트용 제1전도막을 형성하고 상기 제1전도막으로 매립되지 않은 콘택홀 내부를 산화막으로 매립한 다음 게이트용 제2전도막을 형성하는 제3단계; 및 게이트 마스크를 사용하여 상기 제2전도막 및 제1전도막을 차례로 식학하되, 상기 제3단계에서 발생되는 단차부위의 잔류산화막을 상기 희생막과의 식각선택비를 이용하여 제거하는 제4단계를 포함하는 것을 특징으로 하는 스태틱 램 제조 방법.
- 제1항에 있어서, 상기 희생막은 질화막인 것을 특징으로 하는 스태틱 램 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050898A KR970054222A (ko) | 1995-12-16 | 1995-12-16 | 스태틱 램 제조 방법 |
Applications Claiming Priority (1)
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| KR1019950050898A KR970054222A (ko) | 1995-12-16 | 1995-12-16 | 스태틱 램 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR970054222A true KR970054222A (ko) | 1997-07-31 |
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ID=66595083
Family Applications (1)
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| KR1019950050898A KR970054222A (ko) | 1995-12-16 | 1995-12-16 | 스태틱 램 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970054222A (ko) |
-
1995
- 1995-12-16 KR KR1019950050898A patent/KR970054222A/ko not_active Application Discontinuation
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