KR920003511A - 스태틱램 셀의 제조방법 - Google Patents

스태틱램 셀의 제조방법 Download PDF

Info

Publication number
KR920003511A
KR920003511A KR1019900010888A KR900010888A KR920003511A KR 920003511 A KR920003511 A KR 920003511A KR 1019900010888 A KR1019900010888 A KR 1019900010888A KR 900010888 A KR900010888 A KR 900010888A KR 920003511 A KR920003511 A KR 920003511A
Authority
KR
South Korea
Prior art keywords
gate electrode
region
substrate
layer
forming
Prior art date
Application number
KR1019900010888A
Other languages
English (en)
Other versions
KR930001419B1 (ko
Inventor
정순문
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019900010888A priority Critical patent/KR930001419B1/ko
Publication of KR920003511A publication Critical patent/KR920003511A/ko
Application granted granted Critical
Publication of KR930001419B1 publication Critical patent/KR930001419B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

내용 없음.

Description

스태틱램 셀의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 회로도
제2도는 본 발명에 따른 제조공정도
* 도면의 주요부분에 대한 부호의 설명
17a, 17b, 33, 34 : 제1, 제2, 제3 및 제4게이트 전극
19 : 제1절연막 31 : 배선
39 : 게이트 산화막 42 : 제3도전층

Claims (4)

  1. 소자 분리 산화막(12)과 액티브영역(16a, 16b, 16c)과 게이트 산화막(14)이 형성된 반도체기판(10)상에 스태틱램셀을 제조하는 방법에 있어서, 상기 기판(10)상에 제1도전층을 도포한후 소정영역을 식각하여 상기 소정의 액티브영역(16b)과 접촉하는 제1게이트전극(17a) 및 상기 소정의 액티브영역들(16b, 16c) 사이에 해당하는 영역상부에 제2게이트전극(17b)을 형성하고, 그 다음 상기 기판(10)전면에 제1절연막(19)을 도포하는 제1공정과, 상기 소정의 액티브영역(16a) 상면 및 제1게이트전극(17a) 상면의 소정영역의 제1절연막(19)을 상기 액티브영역(16a) 및 제1게이트전극(17a)이 노출될 때까지 식각하여 제1 및 제2접촉창(21, 22)을 형성하는 제2공정과, 상기 액티브영역(16a) 및 제1게이트전극(17a)의 소정영역과 접촉하는 제2도전층(28)을 제1다결정실리콘(23), 실리사이드(25), 제2다결정실리콘(27)이 순차적으로 도포된 3중구조로 형성하는 제3공정과, 상기 제1 및 제2접촉창(21, 22) 상면과 제1게이트전극(17a)의 중앙영역 상부에 해당하는 영역이외의 영역에 형성된 상기 제2도전층(28)을 식각하여 배선(31) 및 제3 및 제4게이트전극(33, 34)을 형성한 후 상기 기판전면에 제2절연막(35)을 도포하는 제4공정과, 사진식각공정으로 상기 제3게이트전극(33) 상면의 제2절연막(35)을 선택식각한후 상기 기판(10)전면에 제3절연막(39)을 형성하는 제5공정과, 사진식각공정을 실시하여 제4게이트전극(34) 상면에 제3접촉창(40)을 형성한 후 상기 기판(10) 전면에 제3도전층(41)을 도포하는 제7공정과, 사진식각공정을 실시하여 상기 제3도전층(41)의 패턴을 형성한후 상기 제3게이트전극(33) 상면에 포토레지스트를 도파한 다음 상기 기판(10)
  2. 제1항에 있어서, 상기 제8공정에서 형성되는 피채널 다결정실리콘이 부하수단임을 특징으로하는 스태틱램셀의 제조방법.
  3. 제6항에 있어서, 상기 피채널 다결정실리콘이 배선으로도 사용됨을 특징으로 하는 스태틱램셀의 제조방법.
  4. 제1항에 있어서, 상기 제3공정에서 형성되는 제2도전층(68)이 제1다결정실리콘(23)의 두께가 500-1500Å이고, 실리사이드층(25)의 두께가 500-3000Å이고, 제2다결정실리콘층(27)의 두께가 100-1000Å임을 특징으로 하는 스태틱램셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900010888A 1990-07-18 1990-07-18 스태틱램 셀의 제조방법 KR930001419B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900010888A KR930001419B1 (ko) 1990-07-18 1990-07-18 스태틱램 셀의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900010888A KR930001419B1 (ko) 1990-07-18 1990-07-18 스태틱램 셀의 제조방법

Publications (2)

Publication Number Publication Date
KR920003511A true KR920003511A (ko) 1992-02-29
KR930001419B1 KR930001419B1 (ko) 1993-02-27

Family

ID=19301395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900010888A KR930001419B1 (ko) 1990-07-18 1990-07-18 스태틱램 셀의 제조방법

Country Status (1)

Country Link
KR (1) KR930001419B1 (ko)

Also Published As

Publication number Publication date
KR930001419B1 (ko) 1993-02-27

Similar Documents

Publication Publication Date Title
KR0139573B1 (ko) 이중 채널 박막트랜지스터 및 그 제조방법
KR950010053A (ko) 메모리 셀의 비트 라인 비아 홀 제조방법
KR980005441A (ko) 반도체 소자의 제조 방법
KR950024341A (ko) 반도체 메모리장치의 제조방법
KR920017236A (ko) 폴리실리콘층을 이용한 자기정렬콘택 제조방법
KR920003511A (ko) 스태틱램 셀의 제조방법
KR970004079A (ko) 반도체소자 및 그 제조방법
KR980005912A (ko) 반도체 장치의 금속콘택구조 및 그 제조방법
KR960006339B1 (ko) 반도체장치의 제조방법
KR950026042A (ko) 적층 캐패시터 제조방법
KR950004548A (ko) 반도체소자 제조방법
KR950004584A (ko) 오프셋 구조의 다결정 실리콘 박막 트랜지스터 제조방법
KR920010827A (ko) 반도체 장치의 소자격리 방법
KR960001888A (ko) 반도체소자의 콘택 제조방법
KR950025999A (ko) 캐패시터 제조방법
KR940009760A (ko) 콘택 접속을 위한 패드 폴리실리콘 형성 방법
KR970013125A (ko) 반도체 소자 구조
KR970003959A (ko) 캐패시터의 전하저장전극 형성방법
KR960032738A (ko) 고밀도 반도체 메모리장치의 제조방법
KR970018723A (ko) 스태틱 램 셀의 박막 트랜지스터 및 그 제조방법
KR960026835A (ko) 반도체소자의 캐패시터 제조방법
KR950004539A (ko) 반도체 기억장치 및 그 제조방법
KR950025983A (ko) 캐패시터 제조방법
KR930022475A (ko) 반도체 장치의 콘텍 형성방법 및 그 구조
KR940022854A (ko) 반도체장치의 접촉창 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020107

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee