KR950024341A - 반도체 메모리장치의 제조방법 - Google Patents

반도체 메모리장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 적충구조의 커패시터에 있어서 커패시터 용량을 증대시키기 위한것이다.
본 발명은 반도체기판위에 게이트 절연막을 형성하는 공정과, 상기 게이트절연막상에 게이트전극을 형성하는 공정, 상기 게이트전극 양단부위의 반도체 기판내에 소오스 및 드레인영역을 형성하는 공정, 상기 게이트전극과 소오스 및 드레인영역을 포함한 기판전면에 층간절연막과 식각저치층을 차례로 형성하는 공정, 상기 식각저치층과 층간절연막을 선택적으로 식각하여 상기 소오스영역 또는 드레인영역을 노출시키는 개구부를 형성하는 공정, 상기 개구부 내면 및 식각저치층 상부에 제1도전층을 형성하는 공정, 상기 제1도전층상에 제1절연막과 제1절연막과 식각 선택성이 있는 제2절연막을 차례로 형성하는 공정, 상기 제1절연막과 제2절연막을 선택적으로 식각하여 상기 개구부 부위의 제1도전층을 노출시키는 공정, 상기 제1절연막 및 제2절연막의 식각된 측면에 제2절연막과 동일한 물질로 측벽 스페이서를 형성하는 공정, 상기 노출된 제1도전층, 측벽스페이서 및 제2절연막상에 제4절연막을 형성하는 공정, 상기 제4절연막을 선택적으로 식각하여 상기 제2절연막을 노출시키는 공정, 상기 제2절연막 및 측벽스페이서를 제거하는 공정, 상기 제4절연막, 제1절연막 및 노출된 제1도전층의 전표면에 제2도전층을 형성하는 공정, 상기 제4절연막을 마스크로 하여 상기 제2도전층과 제1절연막 및 제1도전층을 선택적으로 식각하는 공정, 및 상기 제4절연막 및 제1절연막을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치 제조방법에 관한 것이다.

Description

반도체 메모리장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 의한 반도체 메모리장치 제조방법을 도시한 공정순서도.
제3도는 본 발명의 다른 실시예에 의한 반도체 메모리장치 제조방법을 도시한 단면도.

Claims (10)

  1. 반도체기판(1)위에 게이트, 절연막(3)을 형성하는 공정과, 상기 게이트젼연막(3)상에 게이트전극(4)을 형성하는 공정, 상기 게이트전극(4) 양단부위의 반도체 기판내에 소오스 및 드레인영역(5)을 형성하는 공정, 상기 게이트전극(4)과 소오스 및 드레인영역(5)을 포함한 기판 전면에 중간절연막(21)과 식각저치층(22)을 차례로 형성하는 공정, 상기 식각저치층(22)과 층간절연막(21)을 선택적으로 식각하여 상기 소오스영역 또는 드레인영역을 노출시키는 개구부를 형성하는 공정, 상기 개구부 내면 및 식각저치층(22) 상부에 제1도전층(23)을 형성하는 공정, 상기 제1도전층(23)상에 제1절연막(24)과 제1절연막과 식각 선택성이 있는 제2절연막(25)을 차례로 형성하는 공정, 상기 제1절연막과 제2절연막을 선택적으로 식각하여 상가 개구부 부위를 제1도전층을 노출시키는 공정, 상가 제1절연막 및 제2절연막의 식각된 측면에 제2절연막과 동일한 물질로 측멱스페이서(26)를 형성하는 공정, 상기 노출된 제1도전층(23), 측벽스페이서(26) 및 제2절연막(25)상에 제4절연막(27)을 형성하는 공정, 상기 제4절연막(27)을 선택적으로 식각하여 상기 제2절연막(25)을 노출시키는 공정, 상기 제2절연막(25) 및 측벽스페이서를 제거하는 공정, 상기 제4절연막(27), 제1절연막(24) 및 노출된 제1도전층(23)의 전표면에 제2도전층(28)을 형성하는 공정, 상기 제4절연막(27)을 마스크로 하여 상기 제2도전층(28)과 제1절연막(24) 및 제1도전층(23)을 선택적으로 식각하는 공정, 및 상기 제4절연막 및 제1절연막을 제거하는 공정을 포함하여 이루어지는 것을 특징으로하는 반도체 메모리장치 제조방법.
  2. 제1항에 있어서, 상기 제1절연막 및 제4절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  3. 제1항에 있어서, 상기 제2절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  4. 제1항에 있어서, 상기 측벽스페이서(26)를 형성하는 공정은 제1절연막과 제2절연막을 선택적으로 식각한 후, 그 결과물 전면에 제2절연막과 동일 물질로 된 제3절연막을 형성한 후 이를 에치백함으로써 행하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  5. 제1항에 있어서, 상기 제2절연막 및 측벽스페이서를 제거하는 공정은 인산을 포함히는 용액을 이용한 습식식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  6. 제1항에 있어서, 상기 제4절연막과 제1절연막은 동일한 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  7. 제1항에 있어서, 상기 제4절연막은 제1절연막보다 두껍게 형성하는 것을 특징으로하는 반도체 메모리장치 제조방법.
  8. 제7항에 있어서, 상기 제4절연막의 두께(tTOP) 제1절연막(24)의 두꼐를 tBOU이라고 하고, 제1절연막의 과도식각량을 α(%)라고 할때 tTOP(1+α)tBOU이 되도록 설정하여 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  9. 제1항애 있어서. 상기 제4절연막 및 제1절연막을 제거하는 공정은 HF를 포함한 식각액을 이용한 습식식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
  10. 제1항에 있어서, 상기 제4절연막 및 제1절연막을 제거하는 공정후에, 상기 식각저지층 및 측벽스페이서 잔류물을 제거하는 공정이 더 포함되는 것을 특징으로 하는 반도체 메모리장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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