KR950034787A - 반도체 디바이스의 제조 방법 및 제조시에 사용된 에칭 용액 - Google Patents

반도체 디바이스의 제조 방법 및 제조시에 사용된 에칭 용액 Download PDF

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KR950034787A
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히데또 고또
미찌오 니시무라
마사유끼 모로이
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윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

메모리 셀 내에 판형 적층 셀 캐패시터를 갖는 동적 RAM과 같은 반도체 디바이스의 제조 방법은 다음과 같은 특징이 있다; 제1절연층〔MTO층(20),(28)〕 및 제2절연층〔BPSG층(21),(29)〕은 순서대로 반도체 기판(10)상에 형성되고; 이들중, 최소한 제2절연층은 에칭 처리되어, 반도체 디바이스를 제조하며, 이 제조공정에 사용된 에칭 용액은 1.6-6wt%의 플루오르화 수소산 및 2.5-10wt%의 플루오르화 암모늄을 함유한다. 제1절연층 및 제2절연층의 에칭을 비율은 적절히 설정될수 있고, 여러 층들이 우수한 제어성으로 에칭될수 있다. 이런 방식으로, 표면은 에칭 처리 후에 평탄하게 되고, 균일한 에칭 동작이 수행될수 있다.

Description

반도체 디바이스의 제조 방법 및 제조시에 사용된 에칭 용액
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명에 따른 동적 RAM 메모리 셀의 제조 방법의 처리 단계를 도시하는 확대 단면도, 제8도는 메모리 셀의 상기 제조 방법에서 다른 처리 단계를 도시하는 확대 단면도, 제9도는 메모리 셀의 상기 제조 방법에서 다른 처리 단계를 도시하는 확대 단면도.

Claims (9)

  1. 반도체 디바이스의 제조 방법에 있어서, 제1절연층 및 제2절연층을 순서대로 반도체 기판 상에 형성하는 단계; 최소한 상기 제2절연층을 에칭하는 단계; 및 상기 에칭 처리 단계시에 1.6-6wt%의 플루오르화 수소산 및 2.5-10wt%의 플루오르화 암모늄을 함유하는 에칭 용액을 사용하는 단계를 포함하는 것을 특징으로 하는 디바이스 제조방법.
  2. 제1항에 있어서, 상기 제1절연층이 저온에서 실리콘 산화물 성장에 의해 만들어지는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2절연층은 표면이 평탄화되도록 에칭되는것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제1항 내지 제3항 중 어느 한항에 있어서, 캐패시터가 메모리 셀 내에 형성될때, 상기 제1절연층이 층간 절연막으로서 형성된 다음, 제2절연층이 상기 제1절연층 상에 형성되며; 최소한 제2절연층이 에칭 처리되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 제2전도층이 적층 셀 캐패시터를 형성하기 위해서 상기 제1전도층 상에 하부 전극으로서 박충될때, 상기 제1절연층 및 제2절연층이 상기 제1전도층 상에 순서대로 형성되는 처리 단계; 상기 제2절연층이 평탄화되도록 에칭되고, 상기 제1절연층은 상기 제1전도층 상에 노광되는 처리 단계; 노광된 상기 제1절연층이 선택적으로 제거되고, 상기 제2전도층이 상기 제거 영역상에 형성되는 처리 단계; 상기 제2절연층 및 상기 제1절연층이 상기 처리 단계 이후에 에칭되는 처리 단계; 에칭 처리 이후에, 유전막이 상기 제1전도층 및 상기 제2전도층의표면 상에 형성되는 처리 단계; 제3전도층이 상부 전극으로서 상기 유전막 상에 형성되는 처리 단계; 상기 제1절연층 및 상기 제2절연층이 상기 제3전도층 상에 순서대로 형성되는 처리 단계; 및 상기 제2절연층이 평탄화되도록 에칭되는 처리 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제4항에 있어서, 상기 적층 셀 캐패시터가 하부 전극으로서 사용된 상기 제1전도층만으로 형성될때, 유전막이 상기 제1전도층 상에 형성되는 처리 단계; 상부 전극이 상기 유전막 상에 형성되는 처리 단계; 상기 제1절연층 및 상기 제2절연층이 상기 상부 전극 상에 순서대로 형성되는 처리 단계; 및 상기 제2절연층이 평탄화되도록 에칭되는 처리 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 적층 셀 캐패시터가 핀(fin) 형태로 형성될때, 상기 제1절연층이 또한 상기 전도층의 핀 부분 바로 아래에 형성되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  8. 제5항 내지 제7항 중 어느 한항에 있어서, 상기 제1전도층이 상기 메모리셀의 소오스 영역에 접속되는 동안, 상기 상부 전극 상에 있는 상기 제1절연층 및 제2절연층은 또한 상기 메모리 셀의 드레인 영역상에 형성되고; 상기 드레인 영역상에서, 접촉 혹은 상기 제1절연층 및 제2절연층을 포함하는 절연층 상에 형성되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  9. 제1항내지 제8항중 어느 한항에 기재된 제조 방법에서, 최소한 상기 제2절연층을 에칭하는데 사용되고, 1.6-6wt%의 플루오르화 수소산 및 2.5-10wt%의 플루오르화 암모늄을 함유하는 것을 특징으로 하는 에칭용액.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950003756A 1994-02-25 1995-02-25 반도체 디바이스의 제조 방법 및 제조시에 사용된 에칭 용액 KR950034787A (ko)

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